PCTuning fórum

no asi to tak bude, nizka spotreba a o dost vyssie takty ukazali ten rozdiel + este dalsi vyborny OC potencial spravil z tych procesorov hit... IVB uz to malo tazsie a Haswell to bude mat asi rovnake, no tomu mozu este pomoct ak "zrusia" tu pastu pod IHS + zabehnuty proces moze ukazat silu 22nm s lepsim OC

inak na diitku je trosku rozobraty ten napätovy regulator v procesoroch

Jedna ChD povídala, že ...

http://extrahardware.cnews.cz/znici-has ... u-sbernici

kec nebo možnost? Se sdílenou pamětí bych se však už nedivil...

Tak ci onak aktualne to bude na 99% len pre notebooky. Na desktop sa dostanu len mierne vylepsene IGPU z IVB, cize v podstate nic zaujimave.
Popravde ze budu mat notebooky 512 bitovu zbernicu mi zily netrha, aj keby to bola pravda

sbernice není všechno, to je jasné, ale obecně komunikace s integrovanou pamětí a nebo samostatnou cache by byla "okopírovaná" z původního návrhu Steamrolleru. A Haswell by tu byl navíc první (SR je odložen o nějaký půlrok vůči původnímu plánu)

512-bit sběrnice čeho? Aby to nedopadlo jak ty konzole z 80. tých let, kdy marketing označil celej stroj za 32-bit, a udělal to tak že sečetl šířku všech sběrnic co zařízení obsahovalo a dohromady to dalo 32-bit, tak jen jestli se takto nedošlo k těm 512-bitům.

Kanály do paměti budou určitě 2, klasicky 2x 64-bit, pokud tam něco bude 512-bit tak leda sběrnice mezi GPU a Edram/ L4 cache/ framebuffer pamětí, je jedno jak tomu kdo říká, tam je to reálné, protože to bude die na die, tzn nemusí se nic vyvádět a ta sběrnice se dá nacpat na extra malej prostor, a zní to logicky, bude hned tam, takže extra nízké latence + prostupnost nahnaná sběrnicí, protože frekvencí by to bylo nemoudré, kdyby se i povedlo tu L4 provozvat na fullspeed s CPU, byl by to pak hroznej žrout energie. Tipuji že poběží na 1/2 rychlosti CPU či na rychlosti mem controlleru jako to je u L3 u AMD, a rozhodně nebude standardu DDR3.

Prakticky veskere info o architekure HW je venku.

https://intel.activeevents.com/sf12/sch ... catalog.do ARCS001 a SPCS001

256b FMUL+FMUL nebo FMUL+FADD, FMA bez navyseni latence (kontra BD...), zdvojena b/w cache bez rozdilu latence, dalsi 2 porty (dalsi ALU), 40EUs GT3, cetne vylepseni prehravani videa (ala AMD), lepsi power management, pridana kuriozni MOVBE (zatim jen Atom a Jaguar), strukturalni narusty, ...

Nemaly potencial tu rozhodne je.

lze ty dokumenty stáhnout a hodit někam na web? Nechcu se registrovat kvůli tomu...Díky.

ps, už to mám...

Chlapi hoďte to sem

yuri.cs píše:Prakticky veskere info o architekure HW je venku.

https://intel.activeevents.com/sf12/sch ... catalog.do ARCS001 a SPCS001

256b FMUL+FMUL nebo FMUL+FADD, FMA bez navyseni latence (kontra BD...), zdvojena b/w cache bez rozdilu latence, dalsi 2 porty (dalsi ALU), 40EUs GT3, cetne vylepseni prehravani videa (ala AMD), lepsi power management, pridana kuriozni MOVBE (zatim jen Atom a Jaguar), strukturalni narusty, ...

Nemaly potencial tu rozhodne je.

No pěkné, 4 ALU, další porty, více AGU ,FMA ....a pak že to nepůjde využít (s ohledem na debatu ohledně počtu ALU v BD)

webwalker píše:Chlapi hoďte to sem

stačí kliknout na odkaz co postnul Yuri a kliknout na "if you not registered" nad prázdnými políčky login.

del42sa: Už vím

No takže se prakticky všechny spekulace potvrzují (přidání portů). Za povšimnutí také stojí výkon L/S jednotek.

Hmm, tohle vypadá opravdu dost dobře!

webwalker píše:del42sa: Už vím

No takže se prakticky všechny spekulace potvrzují (přidání portů). Za povšimnutí také stojí výkon L/S jednotek.

Hmm, tohle vypadá opravdu dost dobře!

v tomhle ohledu AMD se svým Steamrollerem a jeho FPU docela přešlapuje na místě

Intel si veri v IPC. Str. 5 v ARCS001 ma vlevo dole pekny diagram. Sice neoznacene osy ani hodnoty, ale s trochou predstavivosti lze identifikovat jednotlive Tick/Tock.

Odleva: Netburst, Merom, Penryn, Nehalem, Westmere, Sandy Bridge, Ivy Bridge a Haswell. Graf ukazuje vyssi narust nez v pripade prechodu Penryn->Nehalem a Westmere->SB.

//Ta b/w se bude hodit pro 256 AVX a 256 FMA, narusty muzou bejt skutecne dvojnasobky. Moznost vykonat 4 ALU ops/clock je snad vyuzitelna jenom pro HT. Kazdopadne lze na novou hazet instrukce pro neblokovani hlavnich portu. 2 branche/clock bude zajimave pozorovat v nejakem branch benchi.

k te 512b sbernici. myslim si, ze je to blbost. nejenom ze by to zbytecne zabiralo enormni misto na die, ale pri pouziti pameti v pouzdre procesoru by stacila bohate i 256b. zas tak rychla gk to neni.

Flegy: S řadičem je to imho to samé jako se 40 EU. Vše je o tom požívat nižší frekvence s nižší spotřebou při stejném/lepším výkonu.

JJ, paměť co by běžela na 2Ghz s 512bit sběrnicí bude žrát méně jak paměť co by jela na 4Ghz s 256-bit.

Další letmé info:

Haswell gaming demo with better perf at <50% of the power of Ivy Bridge

Haswell ring and cache now on separate frequency domain from CPU cores, improves idle power for graphics workloads

Haswell still has 1 FADD/cycle, but 2 FMUL/cycle.
Ale tohle už psal Yuri

Haswell GT3 Running Skyrim >>

Souhrnný článek o Haswellu:

http://www.xbitlabs.com/articles/cpu/di ... h-idf.html

Obr tiez zvykol posledne roky robit nejake preview novych procesorov Intelu. Neplanuje sa pozriet v podobnom clanku k Haswellu?
"platform itself has been optimized for maximum energy-efficiency"
az sa mi zda neuveritelne ze toto vyslo z tej iste firmy ktora vypustila do sveta Prescott
//
inak velmi pekne zhrnutie, na revoluciu to teda definitivne nevyzera, niekolko slusnych ("teoretickych") vylepseni, nove instrukcie, nizsia spotreba, lepsia grafika... v praxi aj tych 10-20% lepsi vykon v tradicnych aplikaciach vidim dost optimisticky, no ale ved uvidime.
otazka je tiez ako sa ujmu AVX2 instrukcie, potencial to urcite ma...