Procesory AMD 15h "Bulldozer&Bobcat"- info, testy, spekulace

[ttxman]

No porad lepsi system nez intel. Zajimavy, ze AMD staci 939 - 940 pinu uz 6 roku, a s AM3+ tu budou jeste dyl.

Jenom nevim kam by ten treti kanal napasovali, i kdyz vlastne piny jsou na 4 pametovy moduly. Takze pokud bude podpora 3 nebo 4 kanalovejch pameti tak pujde pripojit jenom jedna sada. Mno teda ne, ze bych nekdy mel v kompu 2 sady.

Typoval bych spis ty 4 kanaly (nebo podloru 2 3 a 4 najednou), prece si nezahodej ty piny pro ctvrtou RAMku.

[yuri.cs]

20 BD otazek - 2. cast
Pomerne uspokojive pusobi mnoho zmen v uspornych technologiich.

Bulldozer will be faster in single thread performance and have more IPC than current offerings.

[ttxman]

Plus, in 128-bit mode each core has an FPU.

Hurá tohle je celkem jasná odpověď na moji otázku. Takže pokud se nepoužívá AVX tak bulldozer modul lze považovat za 2 jádro se vším všudy.

Jenom zbejvá jediná otázka jestli se opravdu budou případné AVX instukce vykonávat 2 takty. A hlavně jestli je Intel v SB zvládá za 1 takt nebo ne.

Edit:

20 BD otazek - 2. cast
Pomerne uspokojive pusobi mnoho zmen v uspornych technologiich.

Bulldozer will be faster in single thread performance and have more IPC than current offerings.

Dohromady to dává ve výsledku to, že Bulldozery jsou výkonější proti dnešním phenomům ve všech případech. Takže jenom zbejvá zjistit o kolik. A taky jak moc výkonější je nová FPU.

[yuri.cs]

U SB ti muzu na provadeni 256b odpovedet hned. SB zvlada 256b MUL/ADD/shuffle za 1 takt. IDF 2009 SB slide

[ttxman]

Zrovna tyhle instrukce jsou ty zakladni a vetsinou nejrychlejsi.
MUL - nasobeni
ADD - scitani
shuffle - presuny v packed registrech. (vyberu urcity polozky z 4xfloat a ulozim je jinam)

Otazka je jestli jsou overeny ty 2 takty na instrukci u AMD a taky co ty ostatni takovy MADD (nejpouzivanejsi instrukce ve zpracovani signalu) a pripadne saturovany MADD na integerech (MUL + ADD, saturovany = nepretece ale zustane mu maximalni hodnota). A potom LOAD a STORE AVX registru.

Bylo by hodne nestastny, kdyby u AVX instrukci melo AMD 25% vykon na takt. (1 AVX FPU na 2 jadra + 2 takty na instrukci proti 1AVX FPU na jadro a 1 instukce na takt). Nebo spis 50% diky nasazeni 1 modul x 1 jadro.
Pripada mi to nepravdepodobny, jelikoz tohle si AMD nemuze dovolit, uz ted je s FP vypoctama pozadu a tohle by byl dalsi propad.

[DukeNukemCZ]

snad se ty prognozy Cliffa Maiera (cmaier) nevyplni to by bylo docela smutny.

[nou]

otazne je ale vyuzitie AVX. je to uplna novinka a dnes sa casto nevyuziva poriadne ani SSE. myslim ze by to nicomu neskodilo ak by sa vykonavali AVX instrukcie dva takty v pripade ak bezia obe jadra a jeden ak iba jedno. proste v pripade AVX+AVX alebo AVX+SSE instrukcii by sa jadra striedaly v pristupe k FPU.

[Federmann]

otazne je ale vyuzitie AVX. je to uplna novinka

Není to zas tak nové a cesty jak dál se hledají dost dlouho. Otázku Quo vadis Sandy Bridge & Bulldozer jsem položil více jak před rokem.

[yuri.cs]

Jiste, AVX neni novinka co se tyce specifikace, ale implementace. AFAIK zatim nevysly ani prekompilovane buildy nejznamejsich enkoderu s pridanou podporou AVX. Takze, jaka bude rychlost adaptace ??

[Federmann]

V "ATi/AMD Fusion - info"

Malá ukázka
V květnu 2009 na AMD Financial Analyst Day představilo AMD SSE5 jako CVT16, FMA4 a XOP, (původní tisk 43479 3.01 srpen 2007: AMD64 Technology, 128-Bit SSE5 Instruction Set) dnes platí (tisk 43479 3.04 listopad 2009: AMD64 Architecture, Programmer’s Manual, Volume 6: 128-Bit and 256-Bit, XOP and FMA4, Instructions)



Jinak viz Quo vadis Sandy Bridge & Bulldozer

[ttxman]

otazne je ale vyuzitie AVX. je to uplna novinka a dnes sa casto nevyuziva poriadne ani SSE. myslim ze by to nicomu neskodilo ak by sa vykonavali AVX instrukcie dva takty v pripade ak bezia obe jadra a jeden ak iba jedno. proste v pripade AVX+AVX alebo AVX+SSE instrukcii by sa jadra striedaly v pristupe k FPU.

Tady jde spis o specializovany software jako prehravani/enkodovani videa, simulace kde se ted vyuzivaji SSE instrukce. Tam vetsinou nebude problem upravit kod behem tydnu az mesicu pro teoreticky 2 nasobnou propustnost.

Jiste, AVX neni novinka co se tyce specifikace, ale implementace. AFAIK zatim nevysly ani prekompilovane buildy nejznamejsich enkoderu s pridanou podporou AVX. Takze, jaka bude rychlost adaptace ??

Mno jeste ani verejne neprodavaji Sandy Bridge ne?
Kod kterej vyuziva SSE instrukce nebude asi problem do AVX uzpusobit. Sice asi nepujde o vyuziti novych instrukci, ale o prave o vyuziti dvojnasobne sirky registru. Nejakou interni betu podle me budou mit v radu dni potom co zacnou s praci. Pak uz vsechno je je jenom o testovani a novych instrukcich. Ale rek bych, ze nejaky verejny buildy s zakladni podporou AVX klidne mohou byt do mesice. Ty zemny budou jednoduzsi nez pridani podpory vice jader, nebo vypoctu prez GPU.

....................................................................................

Ono casto ani SSE vyuzit nejde a jindy je to zbytecny.. Problemy jsou podobny jako pri vicevlaknovym programovani. Nemuzes delat x vypoctu najednou pokud potrebujes vedet vysledek prvniho nez zacnes s druhym.

Navic z programatorskyho hlediska neni SSE neco co funguje samo. Sama funguje pouze takzvana vektorizace, kterou lze prelozit nektere jedoduzsi cykly tak aby vyuzivaly SIMD instrukce a ani tu neni vzdycky vhodne povolit. (kdyz mam postupne k celymu poli pricist treba 10, muzu to simd instukcema udelat pro nekolik prvku najednou) V jazyku typu C++ se k SSE instrukcim musis dostat prez specialni datovy typy, makra a pripadne i kod v ASM. Navic musi psat paralelni kod (i kdyz bez starosti o konflikty mezi vlakny). V jazyce typu Java nebo C# se k tomu clovek nedostane vubec.

[yuri.cs]

Ano, SSE soft - vektorizovany - predelany do AVX bude tezit z dvojasobne delky registru 128b vs 256b.
Narazel jsem spis na to, ze AVX stejne jako SSE neni vselek

Jinak SSE1 se daji vyuzit v C++ i jako rychlejsi nahrada sqrt(x) pomoci RSQRTPS a podobne. Prakticke vysledky jsou docela znat.

[ttxman]

Ano, SSE soft - vektorizovany - predelany do AVX bude tezit z dvojasobne delky registru 128b vs 256b.
Narazel jsem spis na to, ze AVX stejne jako SSE neni vselek

Jinak SSE1 se daji vyuzit v C++ i jako rychlejsi nahrada sqrt(x) pomoci RSQRTPS a podobne. Prakticke vysledky jsou docela znat.

Ja se ASM moc nevenuju (i kdyz jedno obdobi sem se v tom dost hrabal, ale jenom ze zajmu), ale nebylo RSQRTPS jenom druha odmocnina najednou na 4 floatech? To je rychlejsi i jenom pro 1 float?


To nic nemeni na tom ze pokud Bulldozer bude mit pomalou AVX tak ty lidi co budou upgradovat vypocetni centra (a tohle je trh kde se tocej velky marze) do nej proste nepujdou. A to je hlavni problem. Prepsat program z SSE na AVX bude podstatne jednoduzsi nez ho predelat na GPU.

Pro beznyho uzivatele jsou SIMD instrukce celkem k nicemu protoze se daj pouzit tak na grafiku, fyzikalni efekty a praci s videem. Mit HD video enkodovany v realnym case je prima. Ale vetsina lidi stejne nepracuje s takovym objemem dat aby se nedalo proste nechat pocitac pracovat prez noc. Navic posledni dobou tohle prebiraji graficke karty a pokud s tim denne budu pracovat tak si proste zaplatim kodeky co tu GPU umej vyuzit a vliv AVX se ztrati.

Jen je otazka, jestli a jak rychle se vypocetni centra taky nepreklopi na pouziti GPU, v tom se ale bohuzel moc nevyznam.

[yuri.cs]

No jo, moje chyba, RSQRTSS je vlastne pro 1 hodnotu a RSQRTPS pro 4 naraz

Uvidime, jak na tom realne budou SB i BD.

//Velice pekny clanek na RWT. http://www.realworldtech.com/page.cfm?A ... 181333&p=1

Conceptually there are five major circuit regions of each Bulldozer module – the shared front-end, the two integer cores, the floating point cluster and the L2 cache. Unfortunately, if a single core is active all of these regions (perhaps save the other integer core) must be active. The benefit of power gating a lone integer core is not worth the complexity of the implementation problems, especially since the operating system scheduler should be power-aware.

[yuri.cs]

Titulek je dostatecne vymluvny


Hi-res k dispozici zde. Jen mimochodem, JF se zminoval, ze vsechny uvolnene dieshoty BUDOU RETUSOVANY, takze rozmazane jadra a prapodvne velikosti

//jeste original prezentace z XS v pdf

[fobos]

AMD zeigt Llano-Wafer und Die-Shot von Bulldozer @ CB.de
alebo
Orochi, octa-core Bulldozer in works

AMD has dared to show a picture of Orochi, an eight-core 32nm Bulldozer-based server CPU. This will be the first Bulldozer to come and we expect to see it in 2011.

This is also the future high-end chip for AMD even though we are not sure why consumers would want to have eight cores on their desktops, but we do know that it will happen whether or not we want it or not.

Together with Llano, Orochi will be AMD’s first high-K metal gate 32nm chip and they are both expected in 2011. We believe that Bulldozer has already been taped out as in the CPU work it takes roughly a year from the first tape out to final product.

[Federmann]

Serverový CPU se čtyřmi moduly Bulldozeru, ekvivalentní osm jader a osm vláken, vše na ploše cca 256mm2?

[yuri.cs]

vše na ploše cca 256mm2?

Odkud je to cislo, nebo vas smely odhad zalozeny na photoshopovanem dieshotu?

Ostatni odhady se pohybuji ~300mm². Jinak ten ukazany wafer je Lliano.

[fobos]

nakoniec sa ukázalo, že ten DIE shot je to práca photoshopu

[yuri.cs]

nakoniec sa ukázalo, že ten DIE shot je to práca photoshopu

ale to bylo preci annoncovano uz pred onou konferenci