PCTuning fórum

Zkrátka fail. U těhlech CPU to vidim naopak ala by default budou pro systém exponovaná ty velká jádra a ty malá použijou jen programy co na to budou mít support. Doufám stále že aspoň půjdou použít manuálně v případě ne-supportu, ala že na ně můžu přeházet třeba process-lassem vše ostatní krom hry když jdu třeba hrát.

Celej tenhle koncept patří někam do telefomu max do tabletu, od Intelu je to čiré zoufalství protože plnohodnotné 16-jádro by u nich moc žralo i topilo. Podívejme se kam to prostorově dotahnul už Rocket lake, DIE už je velká jak v dobách Nehalemu a co za to? V polovině her horší výkon jak Skylake arch se stejnejma specs. Intel je fakt nejen ve výrobní ale i ve vývojový krizi a jsem hodně zvědavej na to reálné IPC Alderu, hlavně v hrách s těma megalatentníma DDR5.

No nic, pro běžné smrtleníky to asi stejně jistí ten 8+0 model a ňáký Atom jádra se nemusej řešit.

Souhlas, to co predvadi intel je cire zoufalstvi a neschopnost dorucit konkurenci k 5950x, tak to zkousi pres maly jadra , aby to vypadalo ze ma taky 16 jader.

Alder lake , klasickej pripad kockopsa,jestli nebude mit HW scheduler, tak je intel v pic* , protoze Microsoft to odladi asi za 20 let s jeho pristupem.

Btw všimnul jsem si ještě něčeho jiného což mi doteď unikalo protože jsem si ani nemyslel že by to tak mohlo být:

https://diit.cz/sites/default/files/int ... ations.jpg

Ehm? GEN5 jen 16x linek na primární PCI-E slot? Pro grafiku která to ze všech komponent zrovna moc nepotřebuje? 4x linky pro primary M2 jen GEN4? A Southrbidge jen GEN3? Ala southbridge stále morálně v dobách Skylake? To nemohli proboha přibalit aspoň pořádnej novej chipset?

Sapphire Rapids konfigurace potvrzena z unikleho slidu

* 56c (leakovano jako 4*14c propojene EMIB)
* skaluje do 8S, narozdil od 2S Ice Lake
* DDR5 a soucasne 64GB HBM2e v 1TBps konfiguraci
* konecne nove UPI rozhrani
* 80 PCIe5
* potvrzeon CXL 1.1
* primotop 350W, zrejme v nejvyssi konfiguraci s HBM

Otazkou je, kdy bude na trhu - pred a nebo az po AMD?

https://videocardz.com/newz/intel-sapph ... bm2-memory

Jako vypadá to hodně dobře. Ví se už o nějakých vzorcích aspoň v labu?

yuri.cs píše:Sapphire Rapids konfigurace potvrzena z unikleho slidu

* 56c (leakovano jako 4*14c propojene EMIB)
* skaluje do 8S, narozdil od 2S Ice Lake
* DDR5 a soucasne 64GB HBM2e v 1TBps konfiguraci
* konecne nove UPI rozhrani
* 80 PCIe5
* potvrzeon CXL 1.1
* primotop 350W, zrejme v nejvyssi konfiguraci s HBM

Má to jádra Willow Cove nebo Golden Cove ? dle tohoto slajdu by to měly být Golden Cove jádra

Golden Cove je Saphire Rapids co vím

Ví už hlavně někdo co tam bude dělat tam HBM2E paměť? K čemu bude? Cache nebo jen rychlejší segment RAM?

DOC_ZENITH píše:Ví už hlavně někdo co tam bude dělat tam HBM2E paměť? K čemu bude? Cache nebo jen rychlejší segment RAM?

Přesto budou tato CPU mít navíc ještě integrovanou paměť HBM2e v roli rychlé cache – ano, toto se tedy potvrzuje. Tyto paměti by měly sedět v pouzdru pod rozvaděčem tepla a mají podle Intelu kapacitu 64 GB v každém procesoru, s propustností 1 TB/s.

Stávající vzorky jsou asi zatím bez HBM2e, aspoň podle fotek z února



VCZ - Intel 4th Gen Xeon “Sapphire Rapids” CPU for LGA4677-X socket pictured

HBM bude možná jen u nejvyšších konfigurací a může být klidně v jiné vrstvě, viz foveros

https://plugmedia-wp-uploads.s3.ap-sout ... 24x865.jpg

SPR s Willow Cove by nedaval smysl. Vsechny leaky mladsi nez rok potvrzuji Golden Cove.

HBM ma nehezkou latenci, a proto nemuze fungovat jako cache. To by bylo rychlejsi sahat rovnou do DDR5...

Ty HBM jsou tam kvuli bandwidth. Plne zatizeni AVX512 nebo asi i AMX instrukce vyzaduji radny prisun dat. Staci se podivat na zarizeni urcene primarne pro HPC/super computing - SPARC64 XIfx mel HMC, A64FX ma HBM, HPC GPUs od nV i AMD maji HBM, atp.

HBM bude možná jen u nejvyšších konfigurací a může být klidně v jiné vrstvě, viz foveros

To je pravda. Zkouknul jsem dostupne rozmery pouzdra u Micron HBM2e a je to 9.975 x 10.975mm. Na tom screenshotu je to fakt ctverec, ale mozna ze jen nekdo ten obrazek "spatne narovnal"

yuri.cs píše: HBM ma nehezkou latenci, a proto nemuze fungovat jako cache. To by bylo rychlejsi sahat rovnou do DDR5...
Ty HBM jsou tam kvuli bandwidth. Plne zatizeni AVX512 nebo asi i AMX instrukce vyzaduji radny prisun dat. Staci se podivat na zarizeni urcene primarne pro HPC/super computing - SPARC64 XIfx mel HMC, A64FX ma HBM, HPC GPUs od nV i AMD maji HBM, atp.

On to Honza Olšan asi jen neštastně formuloval, myšleno spíš něco jako u Vegy "high bandwidth cache" čili cache s velkou propustností

jinak souhlas

Vega ale žádnou cache neměla, byly to jen marketingový kecy. Takže to budeme brát že i u Intelu jsou to jen marketingový kecy a HBM je tam jen pro prostupnost, pro výpočty něčeho v čem jsou stejně lepší GPU. OK, takže se v podstatně v zabedněnosti Intelu nic nemění.

DOC_ZENITH píše:Vega ale žádnou cache neměla, byly to jen marketingový kecy. Takže to budeme brát že i u Intelu jsou to jen marketingový kecy a HBM je tam jen pro prostupnost, pro výpočty něčeho v čem jsou stejně lepší GPU. OK, takže se v podstatně v zabedněnosti Intelu nic nemění.

"In a nutshell, HBCC is, as its “high-bandwidth cache controller” name gives away, a complement to the framebuffer (or “high-bandwidth cache” as AMD now calls it) that will treat the VRAM as a last-level cache, and some system memory as VRAM."

VRAM u Vegy = HBM, tipnul bych si že u SPR to bude dost podobný přístup. CPU bude s touto pamětí pro určitý typ výpočtů vyžadujících vysokou propustnost nakládat jako by to byla LLC...

nakonec v tom má prsty sám Kakaduri, který právě nápadem HBCC u Vegy přišel

Spoiler alert pro Koduriho - Pokud RAM nazvu cache.... stále je to RAM, ne cache.

DOC_ZENITH píše:Spoiler alert pro Koduriho - Pokud RAM nazvu cache.... stále je to RAM, ne cache.

ale ve své podstatě je to všechno paměť, včetně cache

Já beru jako cache paměť co neni standardně adresovaná, ala SW jí nepoužívá. Prostě ta co samovolně slouží jako dump či fetch cache pro ňákej větší memory pool nad ní, pak už jsou ty detailní definice dle typu funkce typu write-trough/back, inclusive/non-inclusive a pod, které definujou jestli bude obsahovat i data cache pod ní, ale prostě je abstraktní a neni exponovaná pro SW. Program ti neřekne "nahraj xx do segmentu yyy v L2 cache", prostě si jen říká o data do/z paměti a cache běží na pozadí a snaží se celou operaci urychlit.

Stejnym principem bych přistupoval i k té HBM u Sapphire Rapids. Pokud bude tak fungovat je to cache. Pokud je to separé memory pool ke kterému můžou přes specifické instrukce přistupovat jen specifické programy pro ňákou AVX512 akceleraci tak je to useless úzkoprofilovka která stejně skončí rozkopaná na hromadě odpadních HW návrhů/nápadů něco jako Larabe/Xeony PHI, protože ony operace poběžej mnohem lépe na GPU. Ostatně takovejto systém bych očekával u toho jejich nového MCM výpočetního GPU, nevim moc co to bude dělat u klasickýho Xeonu.

Dovedu si ale představit tak trochu jinej scénář, ala že to bude defakto hrát roli main RAM a místo RAM budeš mít ve slotech třeba jen Optane moduly, ne jako dnes kdy se to musí kombinovat protože CPU k funkci potřebujou aspoň ňákou "normální RAM", a tím že jí tam dáš si omezuješ prostor/bandwith pro Optane.

Kdo to jeste nezaznamenal, tak vyroba Alder Lake se ma zacit rozjizdet v CW35 => od konce srpna. Tezko rict, jak moc aktualni je ta roadmapa, ale zapada to do zarijoveho "odhaleni".

Tzn. Rocket Lake je... smutny

https://videocardz.com/newz/intel-roadm ... een-leaked

Veľká škoda Rocket Lake teda nie je. Ako výkon je v pohode, ale limit je 8 jadier a spotreba je veľmi vysoká.
Teraz je len otázka, či Alder Lake je fakt o toľko lepšie, že ním tak rýchlo plánujú nahradiť Rocket, či je to pre niečo iné.