PCTuning fórum

ano vím, ale někde některé informace občas člověku uniknou a tohle info tu ještě nebylo

Na toto jsem hodn zvědavej...Nová generace AMD, defakto něco jako letos pro Intel Haswell.

Zajímavé info přímo od testera:

KaveriPI (AGESA):

- Support for KV-B0 stepping.
- "Spectre" & "Spooky" HUMA GOP VBIOS
- DCT0, DCT1, DCT2, DCT3 config array

Věděl jsem prd, co je DCT2/3, údajně je to quadchannel (ale jak míněno?)

Dneska to tu zaplevelim....

Excavator podporuje:
AVX2, MOVBE, BMI2 a RDRAND

Tim padem maji zrejme vyresenou podporu gatheru, protoze AFAIK GCC pro nej nema specialni prepinac. Cili dorovnan naskok Haswellu co se tyce ISA veci.

https://gnu.googlesource.com/binutils/+ ... 9cf3ea6ba7

Já snad i četl, že Excavator bude nakonec pasovat do FM2+, tak jsem zvědav.

další vysvětlení ke zdvojenému dekodéru u SR:

One decoder of bdver1 can do
> vector,
> double, single,
> single, single, signle

Now two decoders run
> vector, vector
> single, single, signle
> double, single, double, single
> to be decoded in once cycle

The decoders are pipelined 4 cycles deep and are non-stalling.

modeling vectorpath instructions is straightforward. No instructions are
issued along with vector instructions.

We need to model only fastpath single and fastpath double instructions.

There are four decoders and they can execute in parallel. So they can take
either two double or four single instructions.

We also don't need to model them in two stage as there is no sequence involved.

So, the modeling can be done such that in one cycle we schedule :

2 singles + 1
double (or) 4 singles (or) 2 doubles.

Bude ta sranda do AM3+, nebo to definitivně zrušili ?

Ta prvni cast od pana Hubicky je asi spatne, protoze operuje s bdver1/2, ktery ma zrejme definovane 3 dekodery z K8...

Ted, kdyz vezmeme tu hvezdickovanou cas jako copypastu z nejakeho manualu, tak nam zbyde tahle dulezita cast:

* Four independent decoders which can execute in parallel
* The additional hardware instruction decoder increases the instruction decode
capacity to eight instructions per clock cycle.

Takze 2 nakopirovane bdver2 dekodery schopne 2*4 singlu. Fetch mezi nimi bude nejspis klasicky alternovat.

jo máš nejspíše pravdu (neuvědomil jsem si že ta první čas je od Hubičky):

There are four decoders and they can execute in parallel. So they can take
either two double or four single instructions.
We also don't need to model them in two stage as there is no sequence involved.
So, the modeling can be done such that in one cycle we schedule 2 singles + 1
double (or) 4 singles (or) 2 doubles.

někdo v AMD udělal chybu a omylem do textu vložil hodnoty z předchozí generace... Proto mi to vrtalo hlavou, stejně jako se to podivné střídání (every second cycle) nějak nezdálo Hubičkovi. A on se bude střidat logicky jen Fetch, zatímco dekodéry pojednou paralelně... Jen doufám, že s XV nepřijdou na to, že potřebují zdvojit i Fetch jednotku... (to by pak bylo v podstatě přiznáním toho, že myšlenka CMT v praxi nefunguje tak dobře jako na papíře)

PS: zajímavé bude ještě jak se bude řešit vektorová část, protože pipeline v FPU jsou tři (jedna sdílená MMX), ale dekodér umí zpracovat 4 instrukce za takt a navíc tam jsou ty dekodéry dva, které budou krmit FPU najednou.(sice to vypadá, že se FPU v Bulldozeru spíše poflakovala a jeden dekodér ji zřejmě nedokázal dostatečně využít, ale stejně... pak by možná dávala smysl ta zdvojená FPU z údajného "Steamroller" die) Pokud by ale AMD něco takového měla, proč by se to neobjevilo v roadmapách ???

Zdalipak pro Kaveri platí také SVI2 a nebo už nějaký novější standard?

Flankere, tento obvod má už Trinity i Richland, máš tam jasně napsáno že se to týká APU pro socket FM2

z diit.cz diskuze :

Yuri.cs:
<= SVI2 vyuzivaji vsechny FM2 cipy, takze i Trinity a spol. SVI1 vyuzivaji FM1, AM3+ a starsi. Byl to zrejme hlavni duvod opusteni FM1, ktere bylo navrzene snad uz pro zrusene 2009 APU Falcon.

\\ já ji čet, jen nevím proč by mělo být v Kaveri něco lepšího než v současných Volcanic Island čipech ?? Je to proto, že v tom slajdu není zmíněný FM2+ socket ?

Četl si mojí otázku? ,-) /Přečti si ji ještě jednou...

Nějaký slajd ke Kaveri s jádrem SR "B"

http://tof.canardpc.com/view/22bc1c22-4 ... f3ef8c.jpg

Údajně vydání bude v únoru,a čkoliv vendoři desek už nyní první předprodejní kousky mají.

Drby, které svého času proběhly, vypadají více reálně. Dle Bitschips jsou takty procesorů Kaveri nižší, než měly současné a nedávné procesory 15h.
http://www.bitsandchips.it/9-hardware/3 ... -processor


A10-7800K má údajně takt CPU 2.9 GHz a s turbem 3.2 GHz. To je tedy o 1 GHz pomalu méně, přitom IPC bude o něco vyšší než u Richlandu. Otázkou pak tedy je, bude OC potenciál tím pádem zase zpětna úrovni Phenomů II, tj cca 4 GHz limit?

Tyhle takty vubec nedávají smysl. To by Kaveri bylo výkonem slabší než Richland, nač by AMD takový produkt vydávala ? Jen kvůli nižší spotřebě ?

Ty takty musí být minimálně 3,6 GHz base clock a 4GHz turbo.

http://www.xtremesystems.org/forums/sho ... ost5213870

Treba proto, ze takty nereflektuji vykon samotneho APU, potazmo architektury. Kez by AMD radeji vydalo sve APU s FirePro, podporou ECC pameti a vylepseny multi-threading. Hned by bylo veseleji a Apple by mel poradneho konkurenta.

Kaveri bude urcite vydano jako FirePro, stejne jako Trinity.

Multithreading by mel byt diky paralelnim 2 dekoderum efektivnejsi.

ECC je davno oficialne potvrzene.

Obetovat 10-15% CPU vykonu PD ve prospech GPU potazmo celkoveho TDP je u AMD asi mozne. Celkove je to ale proti vicero linkedin informacim o 4GHz 28nm cipu.

Prave proto o tom mluvim. Myslim, ze je to asi rok, co bylo predstaveno APU A300/A320. S realnou situaci jsme obeznameni oba. Podobna situace potkala i Opteron 3000, pro ktere neexistovala zakladni deska.

tyhle APU jsou ale určeny pro rozvojové trhy jako Indie....

No pokud by ten "bájný Steamroller die shot" byl opravdu ten Steamroller B ze slajdů AMD a pokud by měl ty 4 ALU v každém jádře a zdvojenou FPU, tak spolu s vylepšením front-endu se dvěma dekodéry by možná mohl opravdu běžet na nižších frekvencích