AMD Zen5 - informace, spekulace

[DOC_ZENITH]

To je jen ňákej Gigabyte pokus a netýká se to jen X3D CPUI. U takové 9950X by to i mohlo pomoci, to mě nechává klidnym, spíš je mi divný to "turbo up to 5,2 Ghz" specs když leaky všude ukazovaly jak jim to lítá na 5,6 i v MT testech a v cinebenchi to easy poráží 9700X. Něco tady nesedí.

[Sobo]

To asi uplne ne, Asus to ma taky:
https://videocardz.com/newz/amd-agesa-1 ... urbo-modes

Ale ma to fungovat i pro ostatni CPU vcetne Zen 4, to je pravda.

[DOC_ZENITH]

Pokud to má nahradit ten jejich nefunkční MS Xbox gaybar vázanej SW tak good. Ale mělo tu tu bejt roky dozadu.

[Comby]

Oficiálne výsledky:
https://youtu.be/ZTMBqNbHUrs

[del42sa]

https://x.com/aschilling/status/1851975 ... 2Fpage-865

tak V-cache je pod CCD a má (logicky) stejnou velikost jako CCD

[garde]

https://x.com/aschilling/status/1851975 ... 2Fpage-865

tak V-cache je pod CCD a má (logicky) stejnou velikost jako CCD

To by teoreticky mohli být u 9950 X3D oba CCD s 3D V-cache......pakliže to půjde uchladit.

[Natural]

Vcache není tak velká jako CCD...

[Krteq]

https://x.com/aschilling/status/1851975 ... 2Fpage-865

tak V-cache je pod CCD a má (logicky) stejnou velikost jako CCD

Můžu to řict?

Vcache není tak velká jako CCD...

Rozměrově ano, celá ta vrstva s V-cache je (logicky) stejně veliká jako CCD, jinak by nebylo jak připojit kontakty z CCD k pozdru

[Natural]

Vrstva (s vcache) a vcache je dost podstatný rozdíl. Asi jako mít zasety hektar pšenice, ale na půlce z něj mít řepu

[Krteq]

Potom tedy nechápu tvů předchozí příspevek ohledně velikosti V-cache. Objasníš mit to?

Vrstva s V-cache má tu cache fyzicky rozloženou po celé vrstvě společně s TSVs atd., celá ta vrstva má pak naprosto stejnou velikost jako CCD aby bylo možné ho vůbec zapouzdřit.

[Natural]

Cache, pokud bude jako u zen4, co se dá předpokládat kvůli vzdálenosti, není právě rozložená na celou plochu, viz například první obrázek zde: https://www.amd.com/en/products/process ... cache.html

[Krteq]

Ne, nebude jako u Zen 4 kde nebylo třeba vézt propojení skrz. Přečti si diskuzi na předchozí stránce ať získáš kontext

[Natural]

Tyjo, cache bude pořád na stejným místě, akorát zespod.

[Krteq]

Ano, bude zespod, o tom se tu snad už dvě stránky bavíme, ale bude mít jiný layout kvůli stejné velikosti jako CCD.

[Elkim]

Cache Goes on Top, or Cache Goes on Bottom? The X3D Dilemma

https://www.youtube.com/watch?v=4pGDEYApniU

[del42sa]

Tyjo, cache bude pořád na stejným místě, akorát zespod.

jestli ti nedochází jak je klasické AMD CPU připojeno na sbubstrát , tak potom chápu že věříš tomu, že tu Vcache stačí jen otočit a šoupnout pod CPU a všechno přitom bude stejné jako když byla V-cache nahoře

[Jan Olšan]

Ten layout cache se nezbytně zvětší kvůli potřebě přes ní vést TSVčka, která doteď vedla přes CCD a zvětšovala jeho plochu. Takže jak jsme se divili, jak se AMD podařilo nacpat osm jader Zen 5 na stejně velkej čiplet a jak se jim povedlo tak změnšit L3 cache, tak tohle je jeden z důvodů.

Pravděpodobně by ale 6nm čiplet s 64 MB SRAM a další potřebnou elektronikou pořád mohl mít rezervu (teoreticky by se dal použít starší proces než 6nm, ale asi to blokuje problém spotřeby a výkonu) - ale kdo ví, jak moc je těch TSV třeba a jak velký jsou, když se s nima realizujou i všechny spoje substrát-CCD.

[DOC_ZENITH]

Určitě tam bude většina místa nevyužitá, cache tranistory jen pruh uprostřed. Ono by to celý dole mohlo bejt cache, ale je těžký udělat velkou cache aniž by ti začaly růst latence.

[Jan Olšan]

Tam má AMD asi rezervu (proti Intelu lol), napadlo mě, jestli to třeba nevyrábějí jako 128 MB a v Ryzenech budou používat harvested kusy (plnotučný čipy v serveru/HPC), ale asi by to bylo komplikovaný, protože na to musí mít přípravu rovnou to jádro/L3 cache na CCD.

[Natural]

Určitě tam bude většina místa nevyužitá, cache tranistory jen pruh uprostřed. Ono by to celý dole mohlo bejt cache, ale je těžký udělat velkou cache aniž by ti začaly růst latence.

No to se snažím vysvětlit. A ani nejde o latence jako takový, ale o rozdíly v nich. Mít vcache v rozku nad core 8 a přistupovat k tomu z core1 je úplně proti rozumu. Prostě to bude stacknuty jak zen4, akorát vespod (vylepšení stranou).
Ale tahle diskuze začala s tím, že L3 v cache je přes celý CCD a to je prostě 3.14čovina. A já si blbec myslel že to je jen chyba v překladu, ale bylo to myšleno vážně... Což je celkem smutný.
E: Ale snad bude next gen 3d stack jádra:) Fingers crossed