AMD Zen5 - informace, spekulace

[BudyShine88]

hlavně bude pecka jak Ryzen 7950X3D spadne na 13K...

[del42sa]

https://videocardz.com/newz/amd-x86-cor ... s-detailed

*IPC je dost podobné tomu u ZEN4, a na míle daleko od "leakovaných" 25% z RGT nebo podobných
*konečně se objevuje 6 ALU, jako u Apple
*nový 16 core complex

[DOC_ZENITH]

A jaktože nám IPC stoupá tak málo když se zvedly ty ALU? Němělo by to bejt naopak? Kde je tralalák, já chci vysvětlení!

16CCX vypadá good, ale aby to neplatilo jen pro ZEN5C. Mít 16core CCX v desktopu by byla megabomba, resp za předpokladu že by cache zůstala nedělená samo sebou. Už nyní má ZEN4C 16 jader na chiplet ale jsou to dva CCX s dělenou cache.

[ICEBRETON]

Mozna z tech dvou alu bude ve finale nejvic tezit SMT.

[del42sa]

Mozna z tech dvou alu bude ve finale nejvic tezit SMT.

pise se tam "zero bubble branch predictor" tak pokud se to povede, tak moc prostoru pro SMT nebude

[yuri.cs]

16CCX vypadá good, ale aby to neplatilo jen pro ZEN5C. Mít 16core CCX v desktopu by byla megabomba, resp za předpokladu že by cache zůstala nedělená samo sebou. Už nyní má ZEN4C 16 jader na chiplet ale jsou to dva CCX s dělenou cache.

Pozde, ale prece.

Ta 16c CCX je jen pro Zen 5c variantu. Zen 5 jako takovy bude porad klasika 8c CCX s 2*8c v desktopu. Vzhledem ke straseni, ze "pro vic nez 16c vam nestaci dual-ch deska", tak bych to videl na maximalne nejakou obskurni TR variantu.

Pro Zen 6c se ale chysta 32c CCX, coz bude hodne zajimave z hlediska mnozstvi sdilene L3 - 128MB dostupne pro jedno jadro. Zajimave bude sledovat, jak se pro 16 i 32c CCX AMD vyporada s nutnosti opusteni stavajiciho L3 ring-busu. Tzn. s nutnosti vybalancovat novy pouzity interconnect, latence a bandwidth. Intel uz v techto situacich davno nasazoval svuj mesh.

Co ze IPC tyce, tak nikdo poradne nevi. Tak jako byl Zen 1 tak nejak strukturalni kopii Broadwellu, tak Zen 5 je podobny Golden Cove. Muzou ho tedy oproti papirovym predpokladum srazit dolu ruzne aspekty - namatkou treba spotreba kvuli neodhadnutemu skalovani nejake prifouknute struktury nebo problem "prvni generace" v podstate jakekoli nove implementace.

Navic Zen 5 bude porad pouzivat stavajicich model komunikace s pameti pres GMI - ta nedokaze dodat ani plnou DDR4 bandwidth soucasnemu Zen 4. Takze az do Zen 6 muzou byt jadra Zen 5 rychla, ale priskrcena pomalou komunikaci ven.

[mr.qeg]

Já tipuju, že u těch 16 CCX Zen 5c (a více CCX variant) půjdou stylem prvního Zenu tedy, že to bud 2x8CCX spojené v jednom čipletu. Zen1/2 měl 2x4CCX. Aneb, jak už známe z jiných ringbus implementací - při vícero klientech roste počet spojů brutálně. Zřejmě i to byl důvod Intelovy mesh...

[yuri.cs]

Já tipuju, že u těch 16 CCX Zen 5c (a více CCX variant) půjdou stylem prvního Zenu tedy, že to bud 2x8CCX spojené v jednom čipletu. Zen1/2 měl 2x4CCX. Aneb, jak už známe z jiných ringbus implementací - při vícero klientech roste počet spojů brutálně. Zřejmě i to byl důvod Intelovy mesh...

Ta jednoducha slepenina dvou standardnich CCX do jednoho CCD cipu se tyka stavajici generace - Zen 4c pouzite v EPYCu Bergamo.

Odkazovane leaknute Zen 5/6 slajdy zminuji vyslovne CCX - core complex. Takze nasledujici generace jsou uz snad bez slepenin.

[mr.qeg]

Aha, tak snad nás příjemně překvapí.

[del42sa]

https://videocardz.com/newz/amd-x86-cor ... s-detailed

*IPC je dost podobné tomu u ZEN4, a na míle daleko od "leakovaných" 25% z RGT nebo podobných
*konečně se objevuje 6 ALU, jako u Apple
*nový 16 core complex

analýza od chip and cheese:

https://chipsandcheese.com/2023/10/08/z ... ed-slides/

6 ALUs, 4 loads, 2 stores

This change will have minimal effect. I put this section right after the scheduler one because schedulers will fill if the execution units can’t keep up with incoming operations. Schedulers can fill for reasons other than lack of execution ports as well. For example, a sequence of latency-bound instructions will also fill the schedulers. Scheduler-bound dispatch stalls are therefore an upper bound on how often the core is execution unit bound. From above, it doesn’t happen often.

Increased load/store throughput might help specific scenarios like memory copies, where the core can sustain 2 loads and 2 stores per cycle but how much this will effect general cases, I don’t know.

ALUs and AGUs themselves are tiny, but feeding them is more difficult. Each new execution port needs inputs from the register file, and increasing register file port count will increase area. More execution ports mean schedulers will have to pick more instructions per cycle, requiring more power and area as well.

If I were AMD and had to implement 6 ALUs and 4 AGUs, I would do so with the absolute minimum of extra ports. AGU ports can do double duty as ALU ports because AGUs already have to do simple math on register inputs anyway. The branch port can also be upgraded to an ALU, again reusing existing register file ports.

Increasing execution unit throughput will result in minimal gains, but minimal gains can be worthwhile if they are achieved at low cost. I suspect AMD is going after that route

[flanker]

16CCX vypadá good, ale aby to neplatilo jen pro ZEN5C. Mít 16core CCX v desktopu by byla megabomba, resp za předpokladu že by cache zůstala nedělená samo sebou. Už nyní má ZEN4C 16 jader na chiplet ale jsou to dva CCX s dělenou cache.

Pozde, ale prece.

Ta 16c CCX je jen pro Zen 5c variantu. Zen 5 jako takovy bude porad klasika 8c CCX s 2*8c v desktopu. Vzhledem ke straseni, ze "pro vic nez 16c vam nestaci dual-ch deska", tak bych to videl na maximalne nejakou obskurni TR variantu.

Pro Zen 6c se ale chysta 32c CCX, coz bude hodne zajimave z hlediska mnozstvi sdilene L3 - 128MB dostupne pro jedno jadro. Zajimave bude sledovat, jak se pro 16 i 32c CCX AMD vyporada s nutnosti opusteni stavajiciho L3 ring-busu. Tzn. s nutnosti vybalancovat novy pouzity interconnect, latence a bandwidth. Intel uz v techto situacich davno nasazoval svuj mesh.

Co ze IPC tyce, tak nikdo poradne nevi. Tak jako byl Zen 1 tak nejak strukturalni kopii Broadwellu, tak Zen 5 je podobny Golden Cove. Muzou ho tedy oproti papirovym predpokladum srazit dolu ruzne aspekty - namatkou treba spotreba kvuli neodhadnutemu skalovani nejake prifouknute struktury nebo problem "prvni generace" v podstate jakekoli nove implementace.

Navic Zen 5 bude porad pouzivat stavajicich model komunikace s pameti pres GMI - ta nedokaze dodat ani plnou DDR4 bandwidth soucasnemu Zen 4. Takze az do Zen 6 muzou byt jadra Zen 5 rychla, ale priskrcena pomalou komunikaci ven.

U toho zen5 je naštěstí leak Cinebenche v konfigiraci 16C/32T, a zle to nevypadá, ačkoliv není to tolik, kolik bych dle spekulací o IPC čekal. Možná ještě je to přeci jen ES s nefinálními takty (třeba o 200 MHz allcore nižšími).

[del42sa]

https://www.extremetech.com/computing/l ... ipc-gains

Leaked AMD Zen 5 Ryzen 9 8950X Benchmarks Show Sizable IPC Gains

[HEAD]

To vypada slusne.Kolik ma bodu v single core v CB 2024 7950X?

[Dusan]

125- 7950x
140- je nic moc, počítal jsem aspoň cca kolem 150- 160 bodů.

[ericc6464]

140 / 2400 je slabe... to teraz na i9 mam viac. To by som nemusel ani upgrejdovat

[Tronar]

For comparison, a Core i9-14900K scores 129 in single-core and 2,194 in multi-core

[alienGT]

140 / 2400 je slabe... to teraz na i9 mam viac. To by som nemusel ani upgrejdovat

Taky ti CPU papne v MT 200W pri techhle vysledcich?

Navic cislo v benchi neni pro herni pouziti relevantni, ze...8xxxX3D bude herni kral, hotove.

[ericc6464]

To samozrejme ze nie ale ja som neni honic spotreby, mna zaujma vykon.

o tom ze 8000X3D bude herny kral nepochybujem, ale mna zaujma celkovy vykon CPU a nie iba vykon v hrach ak to bude na urovni 140/2400 tak to bude fail.

[jctrnacty]

Jj ericu, tak si na ten tvuj „fail“ pockej do 2026, pak ho snad intel dotahne.

[dexterav]

nepíše že ten výkon má už teraz? tak čo bude v 2026?
imho amd má rezevy vo frekvenciách a moc viac by som ani nečal len navýšenie o frekvencie, to isté nolo aj 5xxx vs 7xxx žiadne úžasne veci len čisto frekvencie
samozrejme je tam nejaká fluktuáciu +- ale 7xxx je lepši od 5xxx iba koli frekvenciám zato neni až o tolko lepšia ako intel lebo frekvenčne zaostáva

netreba chodiť daleko

https://www.guru3d.com/review/intel-cor ... t-3500-mhz

svoj best deal si amd zatial vybralo na 5xxx, intel na adlerovi