PCTuning fórum

ICEBRETON píše: ↑pát 29. zář 2023, 20:21 Mozna z tech dvou alu bude ve finale nejvic tezit SMT.

DOC_ZENITH píše: ↑pát 29. zář 2023, 12:07 16CCX vypadá good, ale aby to neplatilo jen pro ZEN5C. Mít 16core CCX v desktopu by byla megabomba, resp za předpokladu že by cache zůstala nedělená samo sebou. Už nyní má ZEN4C 16 jader na chiplet ale jsou to dva CCX s dělenou cache.

mr.qeg píše: ↑pon 30. říj 2023, 11:21 Já tipuju, že u těch 16 CCX Zen 5c (a více CCX variant) půjdou stylem prvního Zenu tedy, že to bud 2x8CCX spojené v jednom čipletu. Zen1/2 měl 2x4CCX. Aneb, jak už známe z jiných ringbus implementací - při vícero klientech roste počet spojů brutálně. Zřejmě i to byl důvod Intelovy mesh...

del42sa píše: ↑pát 29. zář 2023, 09:43 https://videocardz.com/newz/amd-x86-cor ... s-detailed

*IPC je dost podobné tomu u ZEN4, a na míle daleko od "leakovaných" 25% z RGT nebo podobných
*konečně se objevuje 6 ALU, jako u Apple
*nový 16 core complex

6 ALUs, 4 loads, 2 stores

This change will have minimal effect. I put this section right after the scheduler one because schedulers will fill if the execution units can’t keep up with incoming operations. Schedulers can fill for reasons other than lack of execution ports as well. For example, a sequence of latency-bound instructions will also fill the schedulers. Scheduler-bound dispatch stalls are therefore an upper bound on how often the core is execution unit bound. From above, it doesn’t happen often.

Increased load/store throughput might help specific scenarios like memory copies, where the core can sustain 2 loads and 2 stores per cycle but how much this will effect general cases, I don’t know.

ALUs and AGUs themselves are tiny, but feeding them is more difficult. Each new execution port needs inputs from the register file, and increasing register file port count will increase area. More execution ports mean schedulers will have to pick more instructions per cycle, requiring more power and area as well.

If I were AMD and had to implement 6 ALUs and 4 AGUs, I would do so with the absolute minimum of extra ports. AGU ports can do double duty as ALU ports because AGUs already have to do simple math on register inputs anyway. The branch port can also be upgraded to an ALU, again reusing existing register file ports.

Increasing execution unit throughput will result in minimal gains, but minimal gains can be worthwhile if they are achieved at low cost. I suspect AMD is going after that route

yuri.cs píše: ↑pon 30. říj 2023, 11:03

DOC_ZENITH píše: ↑pát 29. zář 2023, 12:07 16CCX vypadá good, ale aby to neplatilo jen pro ZEN5C. Mít 16core CCX v desktopu by byla megabomba, resp za předpokladu že by cache zůstala nedělená samo sebou. Už nyní má ZEN4C 16 jader na chiplet ale jsou to dva CCX s dělenou cache.

Pozde, ale prece.

Ta 16c CCX je jen pro Zen 5c variantu. Zen 5 jako takovy bude porad klasika 8c CCX s 2*8c v desktopu. Vzhledem ke straseni, ze "pro vic nez 16c vam nestaci dual-ch deska", tak bych to videl na maximalne nejakou obskurni TR variantu.

Pro Zen 6c se ale chysta 32c CCX, coz bude hodne zajimave z hlediska mnozstvi sdilene L3 - 128MB dostupne pro jedno jadro. Zajimave bude sledovat, jak se pro 16 i 32c CCX AMD vyporada s nutnosti opusteni stavajiciho L3 ring-busu. Tzn. s nutnosti vybalancovat novy pouzity interconnect, latence a bandwidth. Intel uz v techto situacich davno nasazoval svuj mesh.

Co ze IPC tyce, tak nikdo poradne nevi. Tak jako byl Zen 1 tak nejak strukturalni kopii Broadwellu, tak Zen 5 je podobny Golden Cove. Muzou ho tedy oproti papirovym predpokladum srazit dolu ruzne aspekty - namatkou treba spotreba kvuli neodhadnutemu skalovani nejake prifouknute struktury nebo problem "prvni generace" v podstate jakekoli nove implementace.

Navic Zen 5 bude porad pouzivat stavajicich model komunikace s pameti pres GMI - ta nedokaze dodat ani plnou DDR4 bandwidth soucasnemu Zen 4. Takze az do Zen 6 muzou byt jadra Zen 5 rychla, ale priskrcena pomalou komunikaci ven.

For comparison, a Core i9-14900K scores 129 in single-core and 2,194 in multi-core

ericc6464 píše: ↑čtv 9. lis 2023, 20:44 140 / 2400 je slabe... to teraz na i9 mam viac. To by som nemusel ani upgrejdovat