PCTuning fórum

SW opt guide pro F15h updatovana o 30h a 40h
http://support.amd.com/TechDocs/47414_1 ... _guide.pdf

//40h-4Fh ma L3; 30h-3Fh maji latency L2 19 misto 20 cyklu; pak to sepisu

copak je asi tohle ? V manuálu Programming Guide for Kaveri je schéma 16ti jádrového CPU.



PS:zdá se že sběrnice HT ještě neumírá ....

http://www.planet3dnow.de/cms/7353-pote ... leitfaden/

30h-3Fh je bez L3 a bez HT - Kaveri (pokud budeme ignorovat label obrazku na strane 197)
40h-4Fh je to same, jako Kaveri, ovsem s L3 a HT -> CPU?

Featury:
*rychlejsi IDIV (uz mel i PD...)
*rychlejsi instrukce pro zmeny kontextu a LOCK
*rychlejsi FDIV a SQRT - ano davno znamy SRT radix8
*vylepsene $ prefetche
*96KB 3-way L1I
*loadToUse latence L2 je 19 cyklu namisto 20
*2x32B fetch kazdy ob cyklus, za cyklus z nich vytahnou maximalne 3 uops (wtf)
*32B fetch ob cyklus a z nich vytahnou 4 uops za cyklus (rozpor...)
*decode capacity je logicky zmineno 8 uops za cyklus
*3 FPU pipes jsou skutecne sloucena 0 a 2 z PD a ke 3 je pridan shuffler
*AGLUs muzou provadet klasicke jednoduche reg, reg instrukce
*load queue 44->48
*store queue 24->32
*velikost FPU RF 176
*loop buffer pro 40 micro-ops
*existence nejakeho toho monolitickeho SR 16 core jadra se 4x HT a 3x PCie 3.0

kéž by to byla pravda a ten CPU vznikl nejen na papíře. 20nm Excavator FX

PS:update recenzí APU: http://pctforum.tyden.cz/viewtopic.php? ... 6#p7954124

yuri.cs píše:30h-3Fh je bez L3 a bez HT - Kaveri (pokud budeme ignorovat label obrazku na strane 197)
40h-4Fh je to same, jako Kaveri, ovsem s L3 a HT -> CPU?
*existence nejakeho toho monolitickeho SR 16 core jadra se 4x HT a 3x PCie 3.0

teď jsem na to znovu koukal a buď je na obrázku toho osmijádra chybné označení a nebo se jedná o osmimodulové APU , viz http://support.amd.com/TechDocs/51590_1 ... es_PDS.pdf

navíc v updated SOG píšou, že pouze modely 40h -Fh mají tři FPU pipeline a dva dekodéry (wtf ?)

Special Performance Optimization notes for Models 30-4Fh
Models 30-4Fh feature three floating point pipelines instead of four. Some instruction sequences that are efficient on a four-pipe implementation are less efficient on a three pipe implementation. The following are ways of minimizing contention:

Additional Enhancements for Models 30h–4Fh
Models 30h–4Fh feature the following additional enhancements:
• An additional instruction decoder (bringing the total of two).
• Increased instruction and data footprint capacity
• Improved hardware prefetch to data cache and L2 caches.

jsou tedy celkem tři modely:

[*]30h-3Fh Kaveri
[*]dále nějaký vylepšený 30h-4Fh (?)
[*]40h-4Fh s L3 cache ?

jako vždy je ta SOG zase plná chyb, včetně zmínky o "the two decode units every two cycles"

Ne. Ty 2 cisla znamenaji interval hodnot.

30h-3Fh znamenaji modely s cislem vetsi nebo rovnym jak 48 a zaroven mensim nebo rovnym jak 63.
40h-4Fh jsou 64 az 79
30h-4Fh jsou vsechny od 48 az po 79.

Konkretni model CPU je jedno cislo; napr. Kaveri 10h, Richland 13h, Kaveri 30h.

yuri.cs píše:Ne. Ty 2 cisla znamenaji interval hodnot.

30h-3Fh znamenaji modely s cislem vetsi nebo rovnym jak 48 a zaroven mensim nebo rovnym jak 63.
40h-4Fh jsou 64 az 79
30h-4Fh jsou vsechny od 48 az po 79.

Konkretni model CPU je jedno cislo; napr. Kaveri 10h, Richland 13h, Kaveri 30h.

ano, ale všechny modely 30h jsou Steamroller. Kaveri (konkrétní model) spadá do rodiny 30h-3Fh.

co je ale potom 30h -4Fh ?

40h-4Fh je nějaké to 8 modulové CPU s L3 cache.

PS: 10h asi není Kaveri ....

Jo, to 10h je preklep, ma byt Trinity.

Jsou to mnoziny... Mnozina "30h-3Fh" obsahuje prvky {30h, 31h, .., 3Fh}. Analogicky "40h-4Fh" obsahuje {40h, 41h, .., 4Fh}. Sjednoceni mnozin "30h-3Fh" a "40h-4Fh" je pak "30h-4Fh".

Jinak receno: vlastnost, ktera plati pro 30h-4Fh plati pro: 30h-3Fh A ZAROVEN i pro 40h-4Fh.

30h-4Fh tudiz znamena SR jadro, a rozpuleni toho intervalu na podinterval s nissima hodnotama je pro APU(Kaveri) a ty vyssi pro CPU(HT, L3).

Taky mne to trvalo pochopit, ale je to tak.

//

That updated guide contains following models and features:
00h-0Fh - current BD(?)

00h-1Fh - 2 DDR3 channels

10h-1fh - no HT; no L3; 1-2 modules; L1 DTLB has been increased to 64M; 2 DDR3 channels; FMA, F16C, BMI and TBM; IOMMUv2

10h-2Fh - different FPU inst. latencies from 00h-0Fh; the depth of the load queue is increased to 44 entries; L1 DTLB has been increased to 64M

20h-2Fh - FMA, F16C, BMI and TBM; L1 DTLB has been increased to 64M; 10 cores per node ~ up to 5 modules; 4 DDR3 channels

In addition, the guide refers to 30h-3Fh and 40h-4Fh models through their BIOS and Kernel Developer Guides.

Some instructions can be issued in EXx and also in AGx pipes in 20+h models.

Tady to je ze stare SOG a je to silne matouci. Treba to, ze 10h-1Fh (Trinity, Richland) nemaji HT, ale uz neni zmineno, ze 30h-3Fh ji taky nema, ale neni to ani naznaceno. Naopak "20h and later" je zmineno u mapovani portu.

00h-0Fh - Zambezi
10h-1Fh - Trinity i Richland
20h-2Fh - Komodo
30h-3Fh - Kaveri
40h-4Fh - nejake SR CPU s HT a L3
02h - Vishera, ktera ale patri vybavou z nejvetsi casti do 10h-1Fh.

Vishera, tohle uplne postavila na hlavu diky zruseni Komoda. Pak se tam vyskytuji takovehle veci:

Processor Models 00h–0Fh, Excluding 2h
Processor Models 10h–1Fh and 2h

40h-4Fh nemuze byt Carizzo, protoze i kdyby melo L3 a HT, tak by nemelo stejne latence u AVX, jako ma Kaveri. To by AMD nezapomelo spolu s AVX2 a dalsimi sadami zminit.

no je to právě dost matoucí ale díky za vysvětlení Yuri.

PS. taky si nemyslím že by 40h -4Fh bylo Carrizo. XV by mělo začínat 50h -

28nm "Vishera" by byla stejně velká jako APU Kaveri.

první info z ISSCC

http://img8.rajce.idnes.cz/d0801/7/7592 ... .jpg?ver=2

http://translate.google.cz/translate?sl ... 35132.html

https://twitter.com/MikeDemler/statuses ... 1532378112

In addition, in Steamroller, reducing the ratio of custom macro than Bulldozer system of conventional, It have increased the macros synthesizable. It appears to be shifting designed according to the implantation of the foundry to another.

Bulldozer 84+ unique macros ( a pak že Bulldozer byl navržen automatizovaným návrhem bez ruční optimalizace )

Kaveri 63+ unique macros.

pro porovnání , Jaguar má jen 5 unique macros (Bobcat měl 12 macros)

To je dost velká míra syntetizace ( že by HDL ) v porovnání s předchozím designem.

Power-saving circuit design was also changed in Steamroller. AMD CPU conventional, have carried out power gate with a large particle size using a power gate ring. I took in a power-gating of fine-grained from Steamroller. As a result, for example, to power gate (L2 is 16way) in Way unit if L2 cache, cache power gating, such as Intel has become possible. Clock supply is used in combination with conventional clock "Resonant Clock" Following the Piledriver core of the previous generation.

bude Excavátor i na 20nm výrobním procesu ?

Manage India Test Plan and Infrastructure team of Steamroller(28nm) and Excavator (20nm) x86 CPU core processor.

zajímavé...

analýza Steamroller architektury od Agnera Foga:

http://semiaccurate.com/forums/showpost ... count=1517

AMD Excavator, AMD Family 15h Models 60h-6Fh , AVX2, BMI2, MOVBE, RDRAND ,DDR3 a DDR4,HDLs (High Density Libraries)

http://www.extremetech.com/computing/17 ... efficiency

http://www.extremetech.com/extreme/1788 ... onsumption

tady také:
http://www.brightsideofnews.com/news/20 ... tream.aspx

+ zamyšlení nad FX
http://www.pureoverclock.com/2014/03/th ... rk-and-fx/

+- to, co se cekalo.

Desktop zustane na DDR3 diky FM2+ a integrovany southgridge s DDR4 se tyka jen jinych baleni cipu.

Jasne cileni do lowpower/embedded segmentu, pokud je pravdou ona vybava southgridge a pocet PCIe linek.

Otazkou je, kam se AMD zakutalel model 50h?

podle logiky a vzhledem ke nomenclatuře u SR by Carrizo mělo správně nést označení 50h nikoliv 60h. (60h by mohl být nějaký CPU s L3 cache a HT)

30h-3Fh je bez L3 a bez HT - Kaveri
40h-4Fh je to same, jako Kaveri, ovsem s L3 a HT -> CPU?

Carrizo APU 50h - 5Fh
hypotetický Opteron s L3 a HT cache 60h - 6Fh

Basilisk APU ( 20nm ? )

Proč je Carrizo označeno jako 60h - 6Fh je mi záhadou...

DK vydal na svetlo SR prezentacky z ISSCC 2014 pro ty, kdo nemaji pristup k IEEE zdrojum.

http://www.realworldtech.com/steamroller-clocking/

ty samply už tutově někde jsou v prvních revizích, pokud je vydají znovu na CES, aby tak trochu zastínili Broadwell.