Výtěžnost a výroba u TSMC

[no-X]

Slíbil jsem nějaké info ohledně výpočtů výtěžnosti, tak tady to je:

Bohužel ne všechny údaje známe zcela přesně, ale pokud nejde o výsledky s přesností na jednotky procent a pouze porovnáváme výtěžnost v rámci jednoho výrobního procesu, je postup dobře použitelný a výsledný poměr je vcelku přesný, protože se nepřesné údaje vykrátí.

Čipy se vyrábějí z křemíkových wafferů, v současnosti (pro 40nm proces) se používají 300mm. Jelikož jsou waffery kulaté a čipy hranaté, zůstane část plochy kolem okrajů nevyužitá (resp. využitá, ale nepoužitelná; čipy nejsou celé).

Pokud si chceme srovnat např. kolik 333mm² čipů lze vyrobit z jednoho waferu oproti 484mm², pak je nejjednodušší postupovat následovně:

1. použijeme Die Per Wafer Calculator
   • diameter (průměr): 300mm
   • edge exclusion (vynechané okraje): nechte default, mělo by být poměrně aktuální
   • die size (rozměry jádra): je nutné zadat délku hran čipu... tady bohužel nelze použít rozměry získané měřením, protože čipy, které máme na kartách, už jsou balené a délka hrany je cca o 0.5mm delší, než skutečné rozměry čipu (u některých čipů více, u jiných méně, podle metody a materiálu balení). Zde tedy můžeme zadat 18.5 x 18 mm
   • [calculate]
   • ve výběru nahoře označte "die-centered waffer map". Můžete použít i jiné metody, ale pokud srovnáváte, použijte pro oba případy tutéž. Zobrazí se vám výsledek, tzn. 169 čipů.
     
     Tím ale nejsme hotovi, spočítali jsme, kolik čipů se vejde na waffer, ale nikoli už, kolik jich je funkčních.
2. Dále budeme vycháze ze vzorce pro výpočet výtěžnosti:
   
   
   
   D0 je denzita defektů, zde udaná v cm², takže ji musíme buďto převést na mm², nebo plochu čipu (A) uvádět v cm² (prostě používat stejné jednotky). Výsledkem je výtěžnost (při vynásobení číslem 100 získáte údaj v procentech), kterou můžete vynásobit počet čipů na waffer získaný postupem v bodu 1. Výsledek se zaokrouhluje dolů na celá čísla.
   
   Postup popsaný v tomto bodě si můžete usnadnit použitím >excelovského sešitu<, který jsem připravil - stačí vyplnit hodnoty v zelených polích; v modrém poli najdete výsledek

Pokud se vrátím k příkladu se dvěma čipy, je možné z jednoho waferu vyrobit 91 čipů o 333mm², nebo 47 čipů o 484mm², tedy cca polovina.

Další roli ještě hrají techniky redundance, které používá ATi, nebo oddělení NVIO nVidie. K těm nemáme přesné údaje a jejich vliv na cenu výsledného produktu navíc závisí na mnoha dalších faktorech.

[no-X]

Podle cfcnc z Chiphell je reálné, aby v Q1/10 TSMC spustilo 32nm výrobu:

http://bbs.chiphell.com/viewthread.php? ... a=page%3D1

[Stratos]

na to sem teda zvedavej po tech probblemcech s 40nm, ale mozna se u TMSC pochlapej a problemy s 40nm nechaj daleko za sebou. Preju jim aby jim to tentokrat vyslo, pro nas zakazniky jenom lepe pokud se jim to podari odladit brzo a se slusnou vyteznosti.

[no-X]

Povídá se, že současný 32nm proces TSMC je na tom v současné době hůř, než byl ve stejném stádiu vývoje 40nm proces

Nezbývá než doufat, že se jim nějakým zázrakem podaří najít společné řešeí pro boa procesy, nebo 32nm zvládne GF dříve.

[no-X]

Podle Charlieho TSMC i GlobalFoundires zrušili přípravy 32nm procesu a poračují jen ve vývoji 28nm...

http://www.semiaccurate.com/2009/11/20/ ... 32nm-node/

[crashPC]

Týjovka, pak už jen 18-20nm, a pak se už dostáváme na jednotky nanometrů. úžasné! Nechci si představit co budeme umět za 20-30 let.

[no-X]

Mně to připadá jako hodně špatný krok. Stejně jako zrušení 45nm výroby u TSMC a vývoje 40nm. Kdyby 45nm vydali, byly by čipy možná o pár procent dražší a o pár procent víc by topily, ale 45nm produkty mohly být už rok na trhu. A ne že na nevyvedený riskantní odhad TSMC doplatí výrobci i zákazníci...

Pokud nebyli schopní přejít z bezproblémového 55nm procesu na 40nm a nebyli schopní přejít z problémového 40nm na 32nm, tak si ohledně přechodu na 28nm nedělám žádné velké iluze.

Pokud má 28nm výroba přijít koncem roku 2010, bude použitelná někdy v roce 2011 a do té doby budou výrobci i zákazníci odkázaní na 40nm výrobu, jejíž výtěžnost TSMC nedokázalo vyřešit ani za rok od vydání

Z celkového pohledu z TSMC už přes 2 roky nevypadnul proces použitelný pro sériovou výrobu ve standardních objemech. Naposledy to bylo 55nm - uvedený v roce 2007, první produkty přišly na trh začátkem listopadu 2007. Od té doby nic.

[Herkis]

Každý přechod na menší node je velmi drahý. Intel dal za přechod na 32nm cca 6 až 7 miliard $. Cena bude ještě dále vzrůstat se zmenšováním technologie. Z tohoto pohledu je investice do half node přechodu zbytečná a proto TSMC šla rovnou na 40nm a chce jít rovnou na 28nm.

Problémy přechodu na 40nm jsou větší, než byly u 65nm. U 65nm se jednalo v podstatě jen o změnu litografie. U 40nm se jedná též o změnu litografie (imerzní) a navíc o strained silicon (křemík natažený germaniem). Právě druhá změna je největším zdrojem problémů. Při přechodu na 45nm by tyto problémy neodpadly.

Přechod na 28nm u TSMC se jeví jako mnohem jednodušší (po zvládnutí 40nm), spekuluje se totiž o tom, že část technologie (know-how, knihovny pro návrh apod.) poskytne Intel. Intel s TSMC uzavřely dohodu o tom, že TSMC bude příští rok vyrábět Atomy. Má to být na 28nm technologií gate-last HKMG (high-k/metal gate). Touto technologií (ale 32nm) dnes vyrábí Intel (oproti IBM a současnému 40nm procesu TSMC - gate-first) a nyní je jednodušší přizpůsobit technologii (na gate-last) než navrhnout znovu čip. Technologie gate-last navíc umožní lepší využití částí starších linek při přestavbě na novou technologii (to je vlastně důvod, proč gate-last začal Intel vyvíjet).

Dále můžeme spekulovat o tom, zda GF 28nm se technologií přiblíží Intelu (a tedy TSMC 28nm), pokud ne, nebude jen tak schůdné nechat vyrábět GPU (AMD nebo NV) např u GF a TSMC najednou.

[godlike]

Muze me laikovi nekdo strucne popsat,jak probiha v TSMC vyroba 40nm chipu soubezne pro dve konkurecni frimy?Jako ze na jedny lince jede produkce pro ATI a kus vedle pro NV?
Pokud je produkce velkych chipu 58xx stale(asi) miziva,tak preci vetsi Fermi na tom musi byt o dost hur ne?

[no-X]

Linek je víc a taky je zvykem, že si výrobci předem u TSMC zablokují uričtou výrobní kapacitu, jakou očekávají, že budou potřebovat. Ohledně HD5800 se říká, že problém není ani tak výtěžnost TSMC, jako spíš výrobní kapacita. ATi na čipech i při současné výtěžnosti je schopna vydělávat, problém je množství. To by se dalo zvýšit celkovým zvýšením výroby, ale to právě nelze, protože část výrobní kapacity má zablokovanou nVidia a další už není k dispozici. To se mělo vyřešit koncem listopadu uvedením dalších linek do provozu, ale to se údajně zdrželo.

Nějaké zlepšení asi nastalo, na newegg bylo skladem celkem 6 modelů HD5800...

Co se výtěžnosti týká, je tu jeden velký otazník. TSMC nejdřív vypustila ven nějaký informace, podle kterých mělo být množství defektů aso 0,2... pak se dostaly ven jiné informace, podle kterých je skoro dvojnásobné, tzn. 0,4 - to by i odpovídalo současné situaci.

Pokud bys do výše uvedeného vzorce dosadil 0,2, vyjde ti, že (při předpokládaných rozměrech Fermi) bude funkčních Fermi na waffer skoro polovina, než funkčních RV870 (na každých 100 RV870 by bylo 51 Fermi). To by ale ještě docela šlo - pokud má být Fermi rychlejší než RV870, byla by logicky i dražší, poptávka v této cenové relaci by byla nižší a reálná dostupnost by zdaleka nebyla 2x horší, než u RV870. Jenže s 0,4 by to na každých 100 RV870 bylo 43 Fermi, což už není úplně ono...

Mimochodem, RV870 se svými 330mm² by i při defektnosti procesu 0,2 (což je považované i za jakýsi průměr či standard) měla výtěžnost 54%, takže i z tohohle hlediska se zdá být na na hlavu postavená ta informace, podle které TSMC slíbilo nVidii inkasovat peníze jen za povedené kusy Fermi, pokud by výroba byla pod výtěžností 60%. Jednak by to pro TSMC, které nejlíp ví, jaká je realita, byla sebevražda, a pak ani nemají důvod s něčím takovým přijít - nVidia (a ani ATi) v tuto chvíli stejně nemohou od TSMC odejít...

Na druhou stranu, pokud taková dohoda skutečně byla, mohla se týkat DX10.1 čipů, u nichž opravdu vychází výtěžnost v průměru nad 60% i s defekností 0,4 (GT210: 80%, GT220: 68%, GT240: 58%... pokud od každého nVidia objednává stejný počet wafferů, dělá to v průměru 68%)

[no-X]

Docela zajímavá věc...

Although TSMC recently said the defect density of its 40nm technology has already dropped from 0.3-0.4 per square inch to 0.1-0.3, the sources pointed out that the improvement in overall yield still needs more time before catching up with market demand.

http://www.digitimes.com/news/a20100226PD210.html

Ačkoli během loňského roku většina zdrojů mluvila o početu defektů na čtvereční centimetr, uvádí nyní TSMC počet defektů na čtvereční palec (6,45x větší plocha), takže to na první pohled vypadá, jako by se problémovost procesu zhruba 6-7x snížila.

Ve skutečnosti ne, pouze jde o jednotku, která se používá pro jiný model (vzorec) vyjádření chybovosti procesu...

http://www.semiconductor.net/article/20 ... roduct.php

"The Bose-Einstein model is the most optimistic, while the Seeds model is the most pessimistic "

Going back to the prior article I linked:

Bose-Einstein: Y = 1/(1+ADo)^N

where Y = yield, A = die area, and Do = defect density per unit area. For the Bose-Einstein model, N = process-complexity factor.

We don't know what N is for 40nm. N was quoted as being 11.5 and 15.5 for TSMC processes that I can't discern. The Semiconductor article indicates that N is the number of critical layers. The formula assumes the same defect density at each level which is not the case.

The Chip Design article has a nice description of the classes of mechanism that affect yield. It seems to me per square inch is correct in the Digitimes piece.

Plugging in some numbers for Cypress (334mm² = 0.51in²), using 15.5 for N, for various defect densities per square inch:

* 0.4 = 5.6%
* 0.3 = 11%
* 0.2 = 22.2%
* 0.1 = 46.3%

Assuming 580mm² for GF100 (0.89in²):

* 0.4 = 0.9%
* 0.3 = 2.6%
* 0.2 = 8%
* 0.1 = 26.9%

Jawed

Reálné údaje pro GF100 ale budou malinko optimističtější - pro 490 mm² (0,76 in²):

• 0,4 = 1,6%
• 0,3 = 4,1%
• 0,2 = 11,2%
• 0,1 = 32,1%

[no-X]

Akuální rozbor problémů TSMC

TSMC's R&D boss addresses 40-nm yields, high-k, litho

http://eetimes.com/news/semi/showArticl ... =223100614