Procesory AMD 15h "Bulldozer&Bobcat"- info, testy, spekulace

[ttxman]

ttxman: Nejsou animace typu tráva apod. transformace řešeny Vertex shadery?

Tak jako muzou, a treba trava se snad i casto dela, jenze na optimalizace se casto nehraje. Problem je v tom, ze pixel a vertex shadery zpracuji aktualni obraz, na struktury v pameti nemaji vliv, takze v kazdem snimku musi probehnout uplne cela kalkulace ze zakladniho modelu. Dalsi vec je, ze model musi byt popsany radou konstant, jejich pocet je pro shader program omezeny asi 256 takze kosti muze byt tak do 20.(+ nechces aby se vsechna trava hybala uplne identicky) Navic je omezeny i pocet instrukci ktere muze shader na 1 snimek udelat. SM4.0 tyhle limity znatelne zveda, ale porad to neni na nic moc slozityho.

[THANATOS]

Uzivatel drfedja na xtremesystems.org zhrnul vylepsenia BD a z nich spekuluje narast mozno az 20% IPC, co si myslite, je to teoreticky mozne alebo nie?

BD module may have 20% better IPC than K10.5 core, because of better memory reordering, faster cache hierarchy, wider front end, beefer branch prediction, bigger L2 cache, and faster memory controller and L3 cache. Also, BD module can execute 2 ALU, 2 AGU, 2 intSSE and 2 fpSSE operations per cycle per thread. BD module is 4-issue design versus 3-issue K10.5. L1D cache is write trough and smaller than K10, but WT performance penalty is compensated with WCC - Write Coalesce Cache. L1D is also 4 times smaller than K10.5, but it is 4-way associative, and 16K 4-way WT cache may have 92% hit rate, 64K 2-way L1D has a little better hit rate, something about 94%. But that isn't problem, because branch predictor is better, L2 is bigger and has better hit rate. 4-cycle use to load latency is hidden by 2-4 stage longer pipeline.

[ttxman]

Kravina .. kdyby meli 20% narust IPC treba jenom teoretickej, tak nebudou tvrdit "maintaining IPC".

[THANATOS]

ttxman aj take hovorili, ale vsetky tie vylepsenia a IPC ostane rovnake je tiez nerealne.
JF hovoril, ze IPC narastie

[yuri.cs]

Presne tak, 20% je pritazeny za vlasy.

Jen mimochodem dnes se konal dalsi webcast kde Seifert mluvil o BD. Lidi co to poslouchali tvrdi, ze bude pry dostupny v tomhle kvartalu a vykon Interlagosu bude o 30-40% vyssi nez MC. Nekde by se mohl zitra objevit prepis.

[del42sa]

BD module is 4-issue design versus 3-issue K10.5

4-issue,ale na modul = na 2 jádra

K10.5 na 1 jádro 3-issue
K15 na 1 jádro 2-issue

[THANATOS]

del42sa pravda, ale ked pracuje len jeden Integer kluster tak by to malo byt 4-issue cize by sa penalizacia mala prejavit az pri viac ako 4 vlaknach pri 4 modulovom BD.

[del42sa]

nemohlo, protože nelze sdílet výpočetní jednotky pro jeden thread, už se to tu řešilo, sdílet lze pouze Flex FPU v rámci modulu a L2.

http://pctforum.tyden.cz/viewtopic.php? ... 4#p8190314

[THANATOS]

del42sa nemyslel som reverse-hyperthreading
mozno som to zle nazval ale som myslel na decoder a pravdepodobne aj ten chlapik. A naspat k ALU sa znova dostavame tam, ze programy nedokazu vyuzit viac ako dve ALU naraz, ten isty chlapik napisal

Phenom II core can reach 2.4 IPC with Linpack of max. 3 IPC. BD module probably can reach up to 3.5-3.6 IPC with two threads, which is 1.7-1.8 IPC per thread.

Neviem ako ziskal to IPC z Linpack.

[del42sa]

ale ty issue sloty se odvíjejí od počtu výpočetních jednotek, je to jako VLIW4/VLIVW5 u RADEONU. Akorát že u grafických karet lze tyto jednotky paralelizovat pro dosažení vyššího výkonu.
U CPU jádra nemá smysl jich mít více jako 4 na jádro, protože by zůstaly nevyužité.U standarniho kodu (napr. x86) neni vykon urcen poctem pouzitych ALUs, ale spis efektivitou OoO enginu. I proto slo AMD cestou snizeni poctu ALUs v jadru z 3 na 2. Problem je totiz ten, ze prumerne vytizeni je nekde kolem 1 (vic to proste paralelizovat z principu nejde).

\\ne ty mi nerozumíš, nemyslím jen ALU, myslím všeobecně výpočetní jednotky (ALU+AGU+FPU). Jde o to že ty jednotky nejsou všechny stejné, každá provádí jiné specializované výpočty a každý výpočet vyžaduje úplně jiný počet cyklů za které se výpočet provede.To znamená že některé jednotky jsou využívány více/častěji než ty ostatní.Ale potřeba jsou všechny...

Třeba u VLIW 4/5. Pátá jednotka prováděla speciální funkce, zatím co ty čtyři ostatní provádějí ostatní výpočty. U VLIW4 k provedení těch stejných výpočtů, které prováděla ta pátá specializovaná jednotka je zapotřebí zapojit 3 ze 4 jednotek.

[THANATOS]

del42sa
SB ma 5 ALU ale dekoder vie len 4 micro-ops, takze sa to asi neodvija od poctu jednotiek a uz viac ako 2 ALU su velmi casto nevyuzite pri K10.5.
AGU je tiez vypoctova jednotka, alebo nie?

Preco tam potom davaju az napriklad 5 ALU u SB, ked vyuzit sa da len 1.
Nejako tomu nechapem.

P.S. idem si precitat stare prispevky, nieco taketo sa tu uz rozoberalo.

[del42sa]

Phenom has 3 ALU per core and 3 AGU per core.
Sandy Bridge has 3 ALU per core and 2 AGU per core.
Bulldozer has 2 ALU per core and 2 AGU per core.

Phenom can issue 3 ALU or AGU / cycle. 3 in total.
Sandy Bridge can issue 3 ALU / 1 AGU or 2 ALU / 2 AGU per cycle. 4 in total.
Bulldozer can issue 2 ALU and 2 AGU per cycle. 4 in total.

So the funny thing is that despite Phenom has the most units of all they can issue the least amount / cycle.

That is all regarding pure integer code only. If FPU/SSE instructions are scheduled as well, the integer throughput for Sandy Bridge drops significantly.

THANATOS:Preco tam potom davaju az napriklad 5 ALU u SB, ked vyuzit sa da len 1

využívají se všechny , jiná věc je vytížení všech na 100%, což je nemožné...

tady je celkem zajímavé srovnání starších architektur procesorů :http://www.azillionmonkeys.com/qed/cpujihad.shtml

[THANATOS]

del42sa velka vdaka za quote, u SB som nevedel ako je delene ALU aj som nasiel ten link
http://forums.anandtech.com/showthread.php?t=2149559

dalsie zaujimave linky
http://www.xbitlabs.com/articles/cpu/di ... html#sect0
http://www.xbitlabs.com/articles/cpu/di ... ure_3.html

potom som dobre hovoril lebo issue cast je zdielana

Phenom can issue 3 ALU or AGU / cycle. 3 in total.
Bulldozer can issue 2 ALU and 2 AGU per cycle. 4 in total.

penalizacia sa prejavi az pri viac ako 4 vlaknach, ked sa zapne aj druhy integer kluster v 4 modulovom BD a chlapik to tiez dobre napisal.

využívají se všechny , jiná věc je vytížení všech na 100%, což je nemožné...

cize u SB je max. vytazenie 80%. Z 5 ALU mozu byt maximalne 4 vyuzite naraz.

SB oproti K10.5 je lepsie v tom, ze dokaze issue 4 namiesto 3, co je 33% rozdiel ale to neratam ostatne vylepsenia. V reale medzi nimi je 30-40% rozdiel vo vykone na jadro.
Taktiez nevidim dovod preco by malo byt SB vyrazne lepsie na jadro ako BD, skor by mali byt podobne az na kod vyuzivajuci 3 ALU a 1 AGU lebo BD nema 3 ALU. Na druhu stranu BD ma vyhodu v tom, ze scheduler ma oddeleny pre FPU aj INT ale SB ho ma zdielany.

P.S. ak som nieco znova zle napisal, please opravte ma

[del42sa]

nakonec když se koukneš na architekturu P4, tak se uspořádání výpočetních jednotek tolik nezměnilo. Stále jsou tři ALU a dvě AGU, AGU jednotky jsou ted univerzálnější a obě umí funkci LOAD/STORE. P4 měla obrovskou Trace Cache 12k versu 1,5k u SB. ALU byly rozšířeny o AVX funkce.



Naproti tomu K10 má výpočetních jednotek 6 (3ALU +3AGU) ,ale jen tři z nich jsou schopny zpracovávat data během jednoho cyklu, protože dekodér je schopen najednou odeslat pouze 3 microOPs (vnitřní instrukce).


Zjednodušeně dekodér zpracovává složité x86 instrukce (macroOPs) na jednoduché vnitřní instrukce (microOPs) se kterými umí jádra procesoru pracovat.



U BD byl navýšen počet microOPs dekodéru na 4, tedy stejně jako SB. problém je že to je pro dvě jádra. Aby nebyl výkon BD penalizován při použití všech osmi jader, musel by dekodér v modulu zvládnout v jednom cyklu 8 microOPs což by při použití 4 jader představovalo "overkill". To je daň za sdílení 2 jader v jednom modulu. Řešením by mohl být samostatný dekoder pro každé jádro, ale pak už by zřejmě ta modulární konstrukce nebyla tolik výhodná a mohli by rovnou postavit klasické osmijádro, protože jediná sdílená věc by byla FPU a L2.

[THANATOS]

del42sa pravdepodobne penalizacia s dekoderom 4 namiesto 8 pre 2 vlakna bola jednym z dovodov preco modul ma vykon 180% namiesto 200% pre 2 jadro alebo ako to bolo. Hned uploadnem excel s rozdielmi v architekture medzi K8, K10, Core Duo, SB a BD.

[THANATOS]

Ak je nieco zle tak mi dajte vediet opravim to. Vaša kritika a napady na doplnenie su vytane
http://sheet.zoho.com/publish/teskatlip ... chitekture

P.S. K10 a BD by mali byt dobre, ich info som bral z manualu.

edit: doplnenie k predoslemu clanku, je pravda, ze vykon pri viac ako 4 vlaknach bude slabsi, ale Intel pre 5-8 vlakien ma len HT co je este slabsie, neberiem to uvahy 6 jadro.

[del42sa]

jenže HTT paradoxně pomáhá vytížit všechny výpočetní jednotky na maximum a to že přináší určitý boost ve výkonu jen dokazuje to, že ty jednotky nejsou nikdy využity na 100%...
Navíc tím, že HTT funguje na principu "zipování" threadů, nezvyšujou se tím nároky na dekodér jako při použití dvou samostatných jader u BD..

[THANATOS]

del42sa

Řešením by mohl být samostatný dekoder pro každé jádro, ale pak už by zřejmě ta modulární konstrukce nebyla tolik výhodná a mohli by rovnou postavit klasické osmijádro, protože jediná sdílená věc by byla FPU a L2.

ale no vies dobre, ze je tam zdielane viac ako len FPU, L2 cache a dekoder.
Ak by chceli v pohode by sa im tam zmestil.
plocha dekodera je asi 1.2mm2 co je menej ako velkost predikcie a viac ako velkost fetch. Cize velkost modulu bez L2 cache je 19.42mm2 a pridanim dalsieho dekodera by si zvacsil plochu priblizne o 6.5% co je zanedbatelne. Ak zaratas aj L2 tak je to este menej.

jenže HTT paradoxně pomáhá vytížit všechny výpočetní jednotky na maximum a to že přináší určitý boost ve výkonu jen dokazuje to, že ty jednotky nejsou nikdy využity na 100%...

prinasa ti to vykon len v optimalizovanych aplikaciach a v dalsich ti vykon aj poklesne, cize ja by som to nenazval velmi dobrym riesenim ale suhlasim, ze na 100% tie jednotky nie su vytazene a preto v BD ich mas len 2/3.

Navíc tím, že HTT funguje na principu "zipování" threadů, nezvyšujou se tím nároky na dekodér jako při použití dvou samostatných jader u BD..

nechapem, mozes upresnit co myslis.

[del42sa]

použij wikipedii nebo google, nechce se mi to tu rozebírat na další dvě stránky ...

hint:

[THANATOS]

del42sa trochu ma zmiatlo to slovo zipovanie

Ani by som nepovedal, ze sa naroky na dekoder zvacsili. Samozrejme dekoder sa zvacsil o 33% na 4 makro ale podla mna len preto, ze nemozes pridelit 2 makro pre 2ALU/AGU a 1 makro ti ostane pre 2AGU/ALU, taktiez si nemyslim, ze sa daju rozdelit na 1.5 a 1.5 makro. Chcem tym povedat, ze keby K10 mala povodne dekoder schopny 4 makro tak by ho viac nerozsirila.
A aj keby co som teraz napisal nebola pravda, modul ti vzdy prida omnoho viac vykonu ako HT. Principialne HT je spravne riesenie aby boli jednotky vytazene na 100%, len skoda, ze v reale nefunguje ako by sme chceli.

edit: teraz som si vsimol tvoj link na porovnanie K7 a P6, vdaka je to zaujimave citanie.