Doteraz mali E5 a E7 prakticky rovnaké jadrá s rovnakou veľkosťou L3 na jadro, významnejšie rozdiely boli hlavne v uncore (ak sa opäť nemýlim
). A nechcem sa hádať ale som si istý, že mali aj rovnaký silikón, myslím že to bolo uvedené dokonca v recenzii Haswel E7 na andatech. A také detaily ako QPI/PCI-e sú konfigurovateľné skrz mikrokód respektíve nejakú svm (aj keď teda pinout som nekontroloval ale viem že inde sa to bežne robí). DDR3/DDR4 je vecou memory bufferov a TSX bug mohli riešiť len novou revíziou... (btw.: bol tam ten TSX už opravený a funkčný? a je vôbec funkčný v Broadweloch?)Samozrejme vravím o HEDT/E5/E7. Desktopy a E3 to mali spravidla iný kremík.ale jen velký, 115x stále jen
Samozrejme, fyzicky delená logicky monolitická a to je ten problém. Všetko to ide cez ringy (prístupy k L3, koherentná logika, prístupy k RAM, QPI, PCI...). A v tom je ten bottleneck. Prístupy do cache fyzicky pri jadre budú asi na trocha inej úrovni, ako niekde na druhej časti procesora vo fyzicky inom ringu. Takže vo výsledku by sa to nemuselo líšiť od L4 mimo čipu. PretoL3 je u Intelu monolytická (logicky, ne fyzicky, proto je tam ten ringbus aby se chovala jako monolytická a nebyla z toho numa) a všechny jádra můžou používat celou, neni to nijak dělené.
či to má nejaký súvis a ked nie tak bodka 
