Naturale, bavíme se o tom že ta podložka (!), které je V-cache součástí je stejně velká jako CCD, protože kromě samotné cache a kontaktů potřebných pro napájení cache a propojení s L3 jsou potřeba další TVS cesty a kontakty pro napájení a propojení samotného CPU (CCD) a těch je daleko více než kolik potřebje samotná cache. Nikdo (kromě tebe evidentně) zatím nezná jak přesně je ta V-cache rozložená a jak to má AMD vyřešené ve vztahu s kompatibilitou s normálními ZEN5 jádry, které V-cache nemají (jinak by musely existovat rozdílné verze CCD a to by prodražovalo výrobu) Doporučuju si přečíst článek Honzy Olšana na EHW a pak ti to možná docvakne ...Natural píše: ↑sob 2. lis 2024, 00:36
No to se snažím vysvětlit. A ani nejde o latence jako takový, ale o rozdíly v nich. Mít vcache v rozku nad core 8 a přistupovat k tomu z core1 je úplně proti rozumu. Prostě to bude stacknuty jak zen4, akorát vespod (vylepšení stranou).
Ale tahle diskuze začala s tím, že L3 v cache je přes celý CCD a to je prostě 3.14čovina. A já si blbec myslel že to je jen chyba v překladu, ale bylo to myšleno vážně... Což je celkem smutný.
E: Ale snad bude next gen 3d stack jádra:) Fingers crossed
ty vzdálenosti v rámci balení nehrají až takovou roli, řekl bych, že klidně může být ta V-cache fragmentovaná s TVS mezi jednotlivými části podložky, nebo by musely nově všechny ZEN5 CCD čipy mít úplně nový layout napájení a kontaktů, který zatím neznáme.DOC_ZENITH píše: ↑pát 1. lis 2024, 20:58 Určitě tam bude většina místa nevyužitá, cache tranistory jen pruh uprostřed. Ono by to celý dole mohlo bejt cache, ale je těžký udělat velkou cache aniž by ti začaly růst latence.
