PCTuning fórum

Má to nějaké opravy i týkající se zen1+?

DOC_ZENITH píše:Já se divim velikosti. Je to 14nm, ale třeba můj velkej Haswell je na 28nm, má 18 jader, 45MB L3 a 40PCI-E linek + qua channel a celé to na 28nm má 622 mm².

Tohle má 0 jader, 128PCI-E, octa channel, 0 cache a je to velký jak prase (na 14nm) 416mm2. Na 28nm by to byl 800+mm2 čip. Trochu se ale bojim toho letování na 2 čtverce, doufjeme že to je monolytické.

Haswell je na 22nm.

DOC_ZENITH píše:Já se divim velikosti. Je to 14nm, ale třeba můj velkej Haswell je na 28nm, má 18 jader, 45MB L3 a 40PCI-E linek + qua channel a celé to na 28nm má 622 mm².

Tohle má 0 jader, 128PCI-E, octa channel, 0 cache a je to velký jak prase (na 14nm) 416mm2. Na 28nm by to byl 800+mm2 čip. Trochu se ale bojim toho letování na 2 čtverce, doufjeme že to je monolytické.

a není tam SRAM ?

https://wccftech.com/amd-2nd-gen-epyc-r ... ansistors/

DOC_ZENITH píše:Já se divim velikosti. Je to 14nm, ale třeba můj velkej Haswell je na 28nm, má 18 jader, 45MB L3 a 40PCI-E linek + qua channel a celé to na 28nm má 622 mm².

Tohle má 0 jader, 128PCI-E, octa channel, 0 cache a je to velký jak prase (na 14nm) 416mm2. Na 28nm by to byl 800+mm2 čip. Trochu se ale bojim toho letování na 2 čtverce, doufjeme že to je monolytické.

To je nevýhoda toho riešenia. Haswel nemá crossbar medzi všetkými vstupmi/výstupmi. A tie interface, čo menuješ tam sú ešte zdvojené pretože serdes musí byť aj pri komunikácii s jadrami.

Navyše okrem 8G (gen3) a 16G (gen4) má mať aj 25G serdes. Ten haswell končí na 9G (omnipath IIRC). Takže to je celkom neporovnateľné.

https://cdn.wccftech.com/wp-content/upl ... 40x416.png

DOC_ZENITH píše:Já se divim velikosti. Je to 14nm, ale třeba můj velkej Haswell je na 28nm, má 18 jader, 45MB L3 a 40PCI-E linek + qua channel a celé to na 28nm má 622 mm².

Tohle má 0 jader, 128PCI-E, octa channel, 0 cache a je to velký jak prase (na 14nm) 416mm2. Na 28nm by to byl 800+mm2 čip. Trochu se ale bojim toho letování na 2 čtverce, doufjeme že to je monolytické.

Ma to 8ch na 3200, featurky jako SEV a spol., minimalne 128 PCIe4 linek a taky 8 IFv2 linek. Ten Haswell ma pomalejsi pamet, polovinu kanalu, tretinu PCIe linek, navic jen PCIe3 a zadne IF.

@WSA Ano, AMD jeste porad musi odebirat waffery od GF... Aktualne nastavene objednavky, myslim, plati do 2021. Cela smlouva WSA pada az 2024...

Tak to že je řadič pomalejší mu nedává méně tranzistorů ne? Eh, rychlost na stejné technologii bych přiřknul spíš něčemu jinému jako třeba eghm +6 let dalšího vývoje a ladění? PCI-E4.0 ten více tranzistorů na linku mít bude to jo. Pointa je ale v tom co je to sakra uprostřed. Celkem natěsno tranzistry, vůbec to nevypadá jako ňáké IO, že by fakt ňáká paměť?

Špekulovalo sa o tom, že v Rome bude L4 cache, bohvie čo je na tom pravdy.
https://diit.cz/clanek/centralni-ciplet ... -maji-12nm

DOC_ZENITH píše:Tak to že je řadič pomalejší mu nedává méně tranzistorů ne? Eh, rychlost na stejné technologii bych přiřknul spíš něčemu jinému jako třeba eghm +6 let dalšího vývoje a ladění?

Jako jasne nejsem znalec, ale neco mi rika, ze komplexita/pocet transistoru se s rychlosti snizovat nebude... Nebo?

Ten prostredek IOD je nejspis tvoreny temi modrymi bloky ze Zeppelinu - neidentifikovane struktury + USB + southbridge. Jen to musi pokryt funkcnost 16 CCX misto 2 CCX u Zeppelinu. Tak jejich pocet vynasobte 8x.

Podstatnou část zabírá SRAM, ale ne jako L4 cache, ale jako cache pro I/O

DIIT - Mikrosnímek nových Epyců prozrazuje, co ukrývá centrální jádro
HardwareLuxx - 8,34 Milliarden Transistoren: Ein Rome-IOD zeigt seine Details (DE)

Souhlasím s Docem, ta třetina IOD je prostě masivní plocha a bylo to podezřelé už od začátku co byla zveřejněná plocha IOD. Když si vezmeme, že Zen 1 na 14nm měl 8 MB L3 cache na 16 mm2.

Pokud u toho IOD je zhruba třetina plochy (130mm2) tvořená cache, tak to znamená že tam je cca 64 MB cache. To celkem odpovídá původním odhadům o 64MB L4 cache jestli si dobře pamatuji. Ať už to AMD nazývá L4 cache nebo ne, dali to tam pro zvýšení výkonu.

L4?! Vždyť to nemá vidět tagy, není to uniformní, atd...
Tady je to pěkně anotované https://pbs.twimg.com/media/EHrdedtXUAIjz70.jpg:large

Ve zkratce: uprostřed je routing s routovaci tabulkou pro všechny CCX L3 vs všechny kanály paměti vs všechny ostatní CCX L3.

yuri.cs píše:L4?! Vždyť to nemá vidět tagy, není to uniformní, atd...
Tady je to pěkně anotované https://pbs.twimg.com/media/EHrdedtXUAIjz70.jpg:large

Ve zkratce: uprostřed je routing s routovaci tabulkou pro všechny CCX L3 vs všechny kanály paměti vs všechny ostatní CCX L3.

V tom případě je to ale naprosto šílenej design kde by místo toho IF a routingu mohly bejt rovnou jádra kdyby to bylo na 7nm tak by se jich vešlo min 16, možná i 32 rovnou tam eh... nebyl chiplet koncept ekonomickej? Tohle se zdá být nehorázné plejtvání.

DOC_ZENITH píše:V tom případě je to ale naprosto šílenej design kde by místo toho IF a routingu mohly bejt rovnou jádra kdyby to bylo na 7nm tak by se jich vešlo min 16, možná i 32 rovnou tam eh... nebyl chiplet koncept ekonomickej? Zohle se zdá být nehorázné plejtvání.

WTF?

Tak ted polopate:
* Zen1(+) dieshot - zluta cast = 2x 4c CCX
* Zen2 CCD - symetricke casti krom prostredni pruhu = 2x 4c CCX

Tak ted se podivej na Zen1(+) a porovnej mnozstvi bordelu okolo tech dvou CCX s bordelem na Zen2 compute-die. Tim mas predstavu o mnozstvi "propojek" mezi 2 CCX a jejich IO.

Ted si predstav, ze Rome ma 16 CCX. Mnozstvi bordelu vynasob 8 a porovnej s IOD Rome.

=====

TL;DR

12nm IOD je velke z duvodu, ze obsahuje bordel, ktery ale zmizel ze 7nm CCD. 12nm levne, 7nm drahe. 7nm monolit jeste drazsi.

yuri.cs píše:L4?! Vždyť to nemá vidět tagy, není to uniformní, atd...
Tady je to pěkně anotované https://pbs.twimg.com/media/EHrdedtXUAIjz70.jpg:large

Ve zkratce: uprostřed je routing s routovaci tabulkou pro všechny CCX L3 vs všechny kanály paměti vs všechny ostatní CCX L3.

+1

Já chtěl poukazovat na to, že "centrální část obsahuje hlavně SRAM" mi fakt neodpovídá tomu, co na tý fotce je. Podívejte se, jak vypadají na dieshotech cache a jak vypadá toto...

Jan Olšan píše:Já chtěl poukazovat na to, že "centrální část obsahuje hlavně SRAM" mi fakt neodpovídá tomu, co na tý fotce je. Podívejte se, jak vypadají na dieshotech cache a jak vypadá toto...

a ukážeš mi Honzo , kde přesně je na Vega 10 těch 45MB SRAM ?

https://live.staticflickr.com/4609/4048 ... 721c_b.jpg

Tak tam jsou to malý L1 cache jednotlivejch CU a registry. To je trochu jiný, než když někdo vymyslí, že tam někde je 64MB cache. Jestli je to všechno rozdrobený do bufferů po pár KB a tím jsou prosolený ty logický bloky, tak potom OK. Ale z toho bych zase nedělal nějakou zvláštnost, není to spíš běžnej implementační detail?

Takový ty "obdélníčky" jsou vidět na různých místech i v tý omáčce okolo Core Complexů už v Summit Ridge. https://i.imgur.com/SyUCLil.jpg Tady je toho holt celkově víc (to je pravda). Ale brzdil bych v tom, to nějak sčítat nebo hned dedukovat, že to je nějaká cache pro něco. (Teda pokud pro to nejsou nějaký jiný zdroje - já neměl čas to studovat).

- 4 MiByte L2-Cache
- 64× 64 kiB LDS
- 64× 4 KiB Scalar RF
- 64×4×64 KiB Vector RF
- 64× 16 KiB L1-Cache

If I'm not mistaken, that's 25856 KiByte only.

kde je ten zbytek ?

zpátky k Epycu, jasně není tam žádná klasická L4 cache ale to ale nevylučuje že tam jiná paměť je:

The SRAM cells could be buffer blocks for complex IF routing. Already in the Opteron with Hyper Transport 3.0, part of the L3 cache was used to optimize requests via the HT.

OK, uznávám že to nevypadá jako bloky cache paměti. Té SF cache je tam 10 bloků po cca 1MB, takže pouze celkem 10 MB.

Renoir APU skutecne prinese podporu LPDDR4. Pokud se jich ujmou i vyrobci ntb, tak to muze byt zajimave.

https://lists.freedesktop.org/archives/ ... 43419.html

Nice, doufal jsem že podpora LPDDR4 bude a můj další pracovní noťas bude s AMD APU... tak snad bude