Redundantní obvody vs. výtěžnost výroby GPU

[no-X]

Před pár dny jsem tu zmiňoval, že ATi používá pro zvýšení výtěžnosti výroby RV770 tzv. redundanci, nebo-li rezervní výpočetní jednotky "navíc", které jsou aktivovány, pokud je nějaká ze standardní say poškozena výrobním defektem. TSMC detaily nerado zveřejňuje, ale Altera má ve své dokumentaci zajímavý graf:



Pokud bychom vzali v úvahu čip o velikosti RV770 (tedy cca 250-260mm2), vychází, že v počátcích výroby dokáže redundance zvýšit výtěžnost zhruba 3x (!) a ke konci zhruba o 40%.

Je třeba ale brát v potaz, že RV770 využívá redundanci jen pro SPs, takže reálné zvýšení výtěžnosti bude spíš tak poloviční oproti grafu (tzn. 2x a o 20%). I tak je to ale myslím velice zajímavé a může to být jedním z důvodů , které vysvětlují, jak se ATi podařilo dosáhnout tak rychlé masové dostupnosti s prvním >200mm2 55nm čipem.

[Lukfi]

Co je to za čísla, 0,5 DD a 0,1 DD? Předpokládám, že červená křivka znamená výhodu redunadce na novém, neodladěném procesu, a zelená dlouhodobější přínos, ale v tom případě je to dost nešťastně sestavený graf...

[no-X]

Ano, je to tak.

DD bude zřejmě něco jako delivered dies, ta legenda je opravdu dost nešťastná, údaje v ní popsané (0.5 a 0.1) se evidentně vztahují k první hodnotě (100mm2).

[Herkis]

Před pár dny jsem tu zmiňoval, že ATi používá pro zvýšení výtěžnosti výroby RV770 tzv. redundanci, nebo-li rezervní výpočetní jednotky "navíc", které jsou aktivovány, pokud je nějaká ze standardní say poškozena výrobním defektem. TSMC detaily nerado zveřejňuje, ale Altera má ve své dokumentaci zajímavý graf:



Pokud bychom vzali v úvahu čip o velikosti RV770 (tedy cca 250-260mm2), vychází, že v počátcích výroby dokáže redundance zvýšit výtěžnost zhruba 3x (!) a ke konci zhruba o 40%.

Je třeba ale brát v potaz, že RV770 využívá redundanci jen pro SPs, takže reálné zvýšení výtěžnosti bude spíš tak poloviční oproti grafu (tzn. 2x a o 20%). I tak je to ale myslím velice zajímavé a může to být jedním z důvodů , které vysvětlují, jak se ATi podařilo dosáhnout tak rychlé masové dostupnosti s prvním >200mm2 55nm čipem.

Omlouvám se za pozdější reakci.
Myslím, že z tohoto grafu se dá odvodit jen to, že redundancí lze zvýšit výtěžnost. Ale odvozovat z grafu absolutní hodnoty pro RV770 je nesmyslné:
1. Graf se týká výrobků fy Altera - FPGA, což jsou čipy, které obsahují periodicky se opakující struktury v celé ploše. RV770 (a obecně všechny GPU) má struktury, které nejsou nebo je nelze udělat (z ekonomického pohledu) redundantní.
2. FPGA mají mnohem vyšší stupeň redundance. Nejsou však známy ani přibližné hodnoty podílu redundantních částí.

0,1DD a 0,5DD označuje Defect Density, tj. hustota chyb, jsou to však pouze relativní údaje. Z jiných grafů v Altera dokumentu lze pouze odhadnout, že na 5tinásobné snížení DD je třeba méně než 18 měsíců (18 měsíců to bylo pro 130nm). Ten graf snižování defektů v uvedeném dokumentu je mnohem zajímavější, protože z něj se dá vyčíst, že např. v jistém časovém období byla DD pro 180 nm poloviční, než její optický shrink (150nm). Toto může vysvětlovat pozdější přechod Nvidia G92 a zvlášť G200 na menší technologii (z 65nm na 55nm), než byl přechod AMD s řadami HD3xxx a HD4xxx (jen 55nm). U větších čipů G92 a G200 by brzky přechod totiž znamenal podstatně sníženou výtěžnost.

[no-X]

Graf se týká výrobků fy Altera - FPGA, což jsou čipy, které obsahují periodicky se opakující struktury v celé ploše. RV770 (a obecně všechny GPU) má struktury, které nejsou nebo je nelze udělat (z ekonomického pohledu) redundantní.

To jsi "objevil Ameriku". Psal jsem, že redundance se u RV770 týká pouze SPs a z toho jsem vycházel:

Je třeba ale brát v potaz, že RV770 využívá redundanci jen pro SPs, takže reálné zvýšení výtěžnosti bude spíš tak poloviční oproti grafu.

[Herkis]

no-x:

Ameriku jsem neobjevil (to byl můj praprastrýček Kolumbus), ale odhadni si podíl plochy RV770, který má redundantní jednotky a je tu určitá šance nápravy defektů. FPGA má redundantní jednotky pro celou plochu čipu (struktury jsou ve sloupcích a řádcích). Zjistíš pak, že SPs mají méně, než je nejmenší hodnota grafu - 100mm^2 (napovím ti - cca 70mm^2). Graf si prodluž do menších hodnot a odhadni si zvýšení výtěžnosti 1/3 vadných čipů - kvůli redundanci 1/3 čipu. To však ještě nevíš, kolik je redundantních jednotek na počet funkčních. Poměr může být u FPGA výhodnější, než u RV770 (tuším, že 1:8). Zvýšení výtěžnosti pak rozhodně není tvých "reálných 2x" na počátku výroby. Teď si objevuj Ameriku!

[no-X]

Zjistíš pak, že SPs mají méně, než je nejmenší hodnota grafu - 100mm^2 (napovím ti - cca 70mm^2). Graf si prodluž do menších hodnot a odhadni si zvýšení výtěžnosti 1/3 vadných čipů - kvůli redundanci 1/3 čipu.

Zkus se nad tím zamyslet, napsal jsi totiž úplný nesmysl Velikost čipu je faktor, který ovlivňuje výtěžnost. Čím větší čip, tím se zvyšuje pravděpodobnost, že na čip vyjde nějaký defekt, případně víc defektů. Pokud bys vyráběl čip o 70mm2, vejde se naprostá většina čipů mezi defekty na wafferu, výtěžnost bude velmi vysoká a redundance nic nezachrání, protože není třeba nic zachraňovat. Podle toho, cos napsal, by znamenalo, že když je z čipu RV770 redundantních 70mm2, bude jeho výtěžnost tak vysoká, že redundance není třeba vůbec. Což je samozřejmě blbost

Jde o to, že RV770 nemá 70mm2, ale 256mm2. Jestli je redundantních 10% čipu nebo 90% čipu nemění nic na tom, kolik defektů vychází v průměru na jeden čip o 256mm2. Procentuální část redundantní plochy ovlivní pouze množství čipů, které budou redundancí zachráněny. Takže je třeba vycházet z osy X bez jakýchkoli úprav (tzn. situaci 256mm2 čipu odvodíme z hodnoty pro 256mm2 čip bez ohledu na to, jaká část plochy je redundantní). To, co je třeba upravit, je osa Y, když není redundantních 100% plochy čipu, ale pouze část.

Např. pokud máme čip o 400mm2, tak při 100% redundnantní plochy bude zlepšení stavu pětinásobné, při 50% plochy dojde ke zlepšení 3x, při 25% redundantní plochy bude zlepšení 2x atd.

[Herkis]

Promiň, ale jsi úplně mimo.

Velikost čipu je faktor, který ovlivňuje výtěžnost. Čím větší čip, tím se zvyšuje pravděpodobnost, že na čip vyjde nějaký defekt, případně víc defektů.

Automaticky předpokládáš, že defekt je menší, než plocha čipu. To je většinou pravda.

Pokud bys vyráběl čip o 70mm2, vejde se naprostá většina čipů mezi defekty na wafferu, výtěžnost bude velmi vysoká a redundance nic nezachrání, protože není třeba nic zachraňovat. Podle toho, cos napsal, by znamenalo, že když je z čipu RV770 redundantních 70mm2, bude jeho výtěžnost tak vysoká, že redundance není třeba vůbec. Což je samozřejmě blbost

Předpokládáš, že špatné čipy vznikají jen díky defektům wafferu, který ještě neprošel linkou. Což je samozřejmě blbost Nemluvě o tom, že předpokládáš, že když budeš vědět, kde na wafferu jsou, tak se jim "vyhneš". Víš jak se vyrábí waffer? Přečti si o tom něco - nejprve Si ingot (tažení, krystalizace, čištění). Je to krystalický materiál s neskutečnou čistotou. Ten se rozřeže na plátky, které se mechanicky a chemicky leští tak, abys odstranil krystalické poruchy, které se šíří od původního povrchu. Přítomnost krystalických poruch se dá detekovat např. rentgenem. Mimochodem, z rentgenu nedostaneš nikdy obrázek čipu jako optickým mikroskopem, ale difrakční obrazce. Z nich se dá vyhodnotit, jestli je plátek dobrý a vhodný k dalšímu zpracování. Vtip je v tom, že to další zpracování je spousta chemických a fyzikálních procesů (nanášení světlocitlivých vrstev, jejich osvit UV světlem přes masku, leptání, difuse, naprašování, oxidace, dokonce mechanické leštění s volným nebo vázaným leštivem na kotouči, atd.), které se i vícekrát opakují a při kterých je vždy určitá pravděpodobnost vzniku chyb - defektů. Celková pravděpodobnost těchto defektů určuje výtěžnost, protože defekty plátku se mohou vyřadit z dalšího zpracování (čas na lince je dražší, než cena nezpracovaného plátku), jejich vliv na výtěžnost je tedy poměrně dost malý.

To další, co si napsal, je, jak již doufám chápeš, nesmysl.

Takže ti vysvětlím, co jsem měl na mysli zde:

Zjistíš pak, že SPs mají méně, než je nejmenší hodnota grafu - 100mm^2 (napovím ti - cca 70mm^2). Graf si prodluž do menších hodnot a odhadni si zvýšení výtěžnosti 1/3 vadných čipů - kvůli redundanci 1/3 čipu.

Tebou uvedený graf zvýšení výtěžnosti se týká FPGA čipů, kde jsou redundantní jednotky pro celou plochu čipu. RV770 toto splňuje jen u SPs, tedy u cca 1/3 plochy čipu (tj. cca 70mm^2). Pravděpodobnost výskytu chyby v části SPs je dána zhruba poměrem jejich plochy k celému čipu, tedy cca 1/3. Na tuto část (tj. cca 70mm^2) pak můžeš aplikovat zhruba tento uvedený graf. Ale kvůli tomu, že SPs nemůžeš oddělit od zbytku čipu, platí toto navýšení výtěžnosti jen na 1/3 chybných čipů, zbylé 2/3 mají chybu u jednotek, které nemají redundanci.

Edit: doplněno: "který ještě neprošel linkou".

[Lukfi]

Ale kvůli tomu, že SPs nemůžeš oddělit od zbytku čipu, platí toto navýšení výtěžnosti jen na 1/3 chybných čipů, zbylé 2/3 mají chybu u jednotek, které nemají redundanci.

Vždyť tohle tady no-X psal už na začátku, akorát namísto třetiny plácnul "asi poloviční". Jak ten defekt na waferu vznikne, je tady irelevantní, prostě tam podle nějakého náhodného rozptylu jsou. U malých čipů je podíl dobrých ku zasaženým tak vysoký, že se redunance nevyplatí, u větších čipů už jo.


//edit Don: Co treba pokracovat nejakou milou newskou

[no-X]

Herkis: Stručně: Nejdřív napíšeš nesmysl. Pokusím se ti to vysvětlit a ty místo toho, aby ses to snažil pochopit, znovu opakuješ totéž. Potom se dočkáme půlstránkového povídání o něčem, co vůbec nesouvisí s výkladem grafu. A nakonec tvrdíš, že píšu z cesty.

Takže stručně: Uvedl jsi, že výtěžnost pro RV770 (pokud má redundaci využitelnou pro 70mm2 plochy) by se odečítala z grafu v oblasti, která není znázorněna, konkrétně na 70mm2. To je blbost. Pokud budu mít 250mm2 čip se 70mm2 redundantní částí, bude samozřejmě nárůst ve výtěžnosti jiný, než u 500mm2 čipu se 70mm2 redundantní částí. Osa X znamená velikost čipu, nikoli velikost redundantní části (i když je graf původně určen pro 100% redundanci).

Upravit je třeba pouze údaje pro osu Y. A poměrně jednoduše. Pokud je redundantních jen 50% plochy čipu, je pravděpodobnost, že redundance čip zachrání, padesátiprocentní oproti té v grafu.

Pak už je třeba jen brát v potaz, že graf nezačíná v nule, ale v jedničce, protože 1 je zde považována za výtěžnost bez redundance (jejíž implementací se situace samozřejmě může jedině zlepšit, tzn. vždy bude vyšší než 1), takže např. 50% ze 4-násobku není 2-násobek, ale 3-násobek.

Lukfi: díky
Don: taky bych rád... doufám, že to Herkis brzy pochopí
//edit Don: Spis vam to driv hodim na smetak i s tim slavnym grafem tam treba neleznete i jeho ctvrty rozmer v pate ose

[Herkis]

Don: můžeme toto oddělit do zvláštního threadu?

Pokud posouváš křivku, tj. výsledné hodnoty Y mezi průběhem červeným (0,5DD) a zeleným (0,1DD), tak měníš hustotu chyb a posouváš se směrem k odladěnému procesu a říkáš tomu korekce na redundantní plochu. Ty si měníš jen tak funkční hodnoty u nelineární funkce! A divíš se, že ti to vytýkám?

Funkce je evidentně exponenciální. Každý VŠ student, který má za sebou alespoň 2 semestry matematiky, ti vysvětlí, kde děláš chybu.

Ad waffer - píšeš, že se můžeš vyhnout defektům ještě než vzniknou (!) a divíš se, že ti to vytýkám?

[Lukfi]

(edit: no-X to níže vysvětlil srozumitelněji, takže tohle můžeš přeskočit...)

Jojo, chtělo by to vydělit. Zatím budu pokračovat tady.

Je to funkce dvou proměnných, která překreslená do trojrozměrného grafu by vypadala asi takhle: na ose x bychom měli plochu jádra, na ose z vyspělost procesu definovanou hustotou defektů (DD). Máme sice data jen pro dvě hodnoty DD, ale to mezi tím si můžeme tak nějak domyslet. Jestli si to dovedeš představit (nebo na to máš program, který ti to nakreslí), bude to taková plachta, jednou stranou ukotvená za osu x (to by byla jako linka pro proces bez defektů), jednou stranou za osu z (tam uvažujme že bude nulová velikost jádra, nebo přesněji tak malá, kde redundancí nezískáš více funkčních čipů). Dál od os to bude konvexně rostoucí, jakoby někdo tu plachtu tahal nahoru za jediný volný roh. Na ose y pak bude vyneseno, kolik čipů navíc získáš s použitím redundance. // Je to jakoby namísto těch dvou křivek ten graf byl plastický a ty křivky levitovaly v prostoru (za rovinou obrázku)... jde ale o to, aby sis dokázal představit průřez tím 3D grafem, který jde kolmo na ten graf v obrázku.

My si z toho ale vybereme jen jednu jednorozměrnou funkci, a to v bodě x = 256 mm2. Tahle funkce zobrazuje přínos redundance pro 256mm2 čip v závislosti na vyspělosti výrobního postupu. No jo, ale my ho nemáme redundantní celý, ale jenom jeho třetinu. Máme tedy 2/3 šanci, že se defekt trefí do neredundantní části čipu, a odrovná ho, jakoby redundance neexistovala, a 1/3 šanci, že se trefí do toho redundantního místa. Nejsem si úplně jistý, jak se do výsledku promítá, že i defekt v redundantní části může čip odrovnat, ale doufám, že by na tom nemělo záležet a tudíž redundance třetiny jádra by měla zachránit třetinu čipů, které by zachránila redundance celková.

Uf, snad jsem tam nic nezmotal - bohužel mám za sebou jenom jeden semestr vysokoškolské matiky

btw no-X netvrdil, že se defektům dá vyhnout, akorát se neobratně vyjádřil.

vejde se naprostá většina čipů mezi defekty na wafferu

tzn. čipů postižených defektem bude velmi málo, ne že víme, kde defekty jsou a naskládáme tam čipy tak, abychom se jim vyhli.

[no-X]

Herkis:
1. Kde jsem psal, že se můžeme vyhnout defektům, než vzniknou?
2. Nehýbeme křivkou. Z grafu odečítáme hodnotu pro jednu konkrétní situaci a z matematických operací tady bohatě stačí ty, které se učí na prvním stupni základní školy. Zelenou křivku do toho netahej, ta s tím vůbec nesouvisí. Pokud máme 500mm2 velký čip, který je celý "samoopravitelný", zvýší se výtěžnost oproti standardní verzi 5x. To je údaj z grafu. Pokud bude polovina plochy toho 500mm2 čipu samoopravitelná a polovina standardní, pak je jasné, že 50% možných defektů čip dokáže obejít, ale druhým 50% se čip nevyhne. Je tedy logické, že přínos redundance bude poloviční oproti situaci, kdy je čip samoopravitelný celý.
3. Funkce je exponencielní - roste v závislosti na velikosti jádra (protože čím větší je jádro, tím pravděpodobnější je, že ho zasáhne nějaký defekt a tím zároveň roste pravděpodobnost, že to jádro může redundance zachránit). Exponencielní je ale pouze samotná závislost nárůstu použitelných čipů na velikosti jádra. Jinak řečeno, že je funkce exponencielní neznamená, že i další proměnné musejí být na jiných proměnných závislé exponencielně. To je nesmysl.
4. Hustotu chyb neměním. Ta je naopak v průměru na waffer konstantní a nezávislá na tom, zda využíváme redundanci, nebo ne. Co se mění, je množství zachráněných čipů v závislosti na procentu redundantní plochy čipů. Tahle závislost je lineární (samozřejmě pokud zanedbáváme nárůst plochy čipu vlivem implementace obvodů pro redundanci)
5. Velmi nerad to sem tahám, ale mám zkoušku z obecné i diskrétní matematiky. Tak nevím, o co jsi se tou narážkou pokoušel.


//Krteq - vyděleno z ATi news

Mohli by jste se s Herkisem prosím trochu krotit, nedá se to číst.

[Herkis]

//Krtek: Díky.

Lukfi: Díky za snahu.

no-x:
Ad1/ citoval to Lukfi, nedokážu si představit, že by si naskládal čipy mezi defekty, když ty defekty vznikají nanich.
Ad 2 až 4/ Nechci se handrkovat o každé slovíčko.

Tahle závislost je lineární (samozřejmě pokud zanedbáváme nárůst plochy čipu vlivem implementace obvodů pro redundanci)

Sám sis odpověděl. Pokud zanedbáš nárůst plochy, který však bude kolem 10%, a spoustu dalších faktorů, které v tom vypočteném PR grafu nejsou ani zahrnuty (např. pravděpodobnost chyby na určitých částech čipu), dávají oba postupy stejný výsledek. Psal jsem o tom, že redundance SPs je 1:8, tedy 11% z 28% plochy RV770. Což je samozřejmě téměř zanedbatelné, nicméně moje první reakce (z které jsme se asi naprosto zbytečně dostali až sem) byla na původní příspěvek, kde si psal o navýšení 2x až 20%, to považuji za přestřelené.
V AMD to už asi dávno vědí, pravděpodobně by se jim i vyplatilo změnit masku (možná že ne, teď se šetří) a zmenšit čip (navíc i o zbytečný port pro CF), zvlášť když mají nyní redundanci díky HD4830.

Ad5/ nic si z toho nedělej, já mám též kompletní kurs z MFF a spoustu věcí jsem už zapomněl.

[Herkis]

Odpověď jsem rozložil na dva příspěvky, protože předchozí se zaměřuje na matematickou správnost (a už se mi to v noci nechtělo rozebírat) a tato se zaměřuje na to, co jsem psal na začátku - tj. proč si myslím, že nelze z toho grafu získat přesnější odhady na zvýšení výtěžnosti.

SPs a FPGA mají společné toto: jsou to periodické struktury řazené ve sloupcích a řádcích. Redundance je provedena přidáním 1 sloupce. Její účinnost je dána tím, že předpokládá jistou hustotu defektů (počet defektů na hotovém wafferu menší, než počet čipů) a kolik defektů je menších, než je velikost struktury (prvku pole), který bude redundantní. Pokud tyto předpoklady platí až do velikosti čipu kolem 500mm2 (tj. cca max. hodnota v grafu), stačí pro danou strukturu přidat vždy redundantní jeden sloupec. To však znamená, že zatímco počet prvků (tedy i SPs) roste lineárně s plochou, počet redundantních prvků roste pomaleji, s mocninou 1/2 (uvažujeme čip blízký čtverci). Zároveň z toho však vyplývá, že pro malou plochu je nízký poměr mezi aktivními a redundantními jednotkami, což zvyšuje režii na čip a redundance se stává méně výhodnou.
Nastává otázka, v jakém poměru je velikost defektu k velikosti redundantních prvkům (- to dává účinnost vlastní redundance) a zda je tento poměr stejný pro FPGA (graf) a SPs, kde díky řídícím a dalším obvodům může být poměr jiný než u FPGA. Tento graf je navíc z tiskového prohlášení a tudíž se jedná o typickou PR idealizaci skutečnosti (Altera má na tuto redundanci patent, který by bylo také zajímavé zpeněžit).

Z toho všeho nakonec vyplývá, že je v podstatě jedno, jestli použijeme metodu tvoji nebo moji, výsledek má stejně nízkou spolehlivost. A to jsem psal již v prvním příspěvku.

[no-X]

Bavili jsme se tu o jednom konkrétním postupu, který lze z grafu získat údaje o čipech, které jsou částečne redundantní a který jsi zpochybňoval poněkud nelogickými argumenty. Místo toho, abys uznal, že jsi napsal nesmysl, teď v každém dalším postu odvádíš řeč k něčemu jinému. Nechápu, čeho se tím snažíš docílit, nebo proč mluvíš o aspektech, které graf nezahrnuje a které jsou v této situaci pouze zavádějící.

Ad1/ citoval to Lukfi, nedokážu si představit, že by si naskládal čipy mezi defekty, když ty defekty vznikají nanich

Nikde jsem nepsal, že bych čipy umisťoval mezi defekty, ale že v případě, že jsou čipy dostatečně malé, se většina z nich vejde mezi defekty na wafferu.

Jednoduchý schématický obrázek:



Stejně velký waffer, stejný počet defektů. Pokud vyrobíme velké čipy, bude 80% (4 z 5) z nich poškozených defektem. Pokud budeme vyrábět čipy výrazně menší, (cituji sám sebe:) vejde se naprostá většina čipů mezi defekty na wafferu a poškozených bude pouze 23% čipů (3 z 13).

Až budu mít čas, namaluju ti i ten zbytek

[Herkis]

Přečti si ten můj první příspěvek výše a vrať se k tomu co jsem napsal, protože od tématu si začal uhýbat ty.

Základní myšlenkou mého příspěvku bylo toto:

Myslím, že z tohoto grafu se dá odvodit jen to, že redundancí lze zvýšit výtěžnost. Ale odvozovat z grafu absolutní hodnoty pro RV770 je nesmyslné:
1. Graf se týká výrobků fy Altera - FPGA, což jsou čipy, které obsahují periodicky se opakující struktury v celé ploše. RV770 (a obecně všechny GPU) má struktury, které nejsou nebo je nelze udělat (z ekonomického pohledu) redundantní.
2. FPGA mají mnohem vyšší stupeň redundance. Nejsou však známy ani přibližné hodnoty podílu redundantních částí.

Psal si totiž, že je možné zvýšit výtěžnost až dvakrát (to už opakuju), tak pokud se k tomuto tvému odhadu již nechceš vyjádřit, nevyjadřuj se vůbec.

Ad chyby:
Lukfi napsal:

btw no-X netvrdil, že se defektům dá vyhnout, akorát se neobratně vyjádřil.

To mi stačí, nic malovat nemusíš.

Edit:
Nedalo mi to, doplním ještě to, proč si myslím, že dvojnásobné navýšení výtěžnosti je nesmyslné. Zapomeňme teď na PR grafy.

1. Předpoklady:
Velikost plátku - průměr 300mm, velikost čipu - 256mm2 (RV770), při 100% výtěžnosti cca 230 dobrých čipů (odhadl jsem jako 85% plochy plátku, možná je to o něco více). Pokud defekt vznikne v části SPs, což je 28% plochy čipu, je pravděpodobnost opravy díky redundanci - zvolím si 2 případy - 60%, 80% (můžeš si zvolit i další -viz dále). Rozložení defektů na plátku je náhodné (rovnoměrné).
2. Zkusíme zjistit, kolik defektů připadá na všechny čipy na plátku, aby se při předpokládaných účinnostech redundance (60, 80%) zvýšila výtěžnost 2x.
3. Postup: Defekt na 72% plochy čipu (též všech čipů) je neopravitelný, defekt na 28% plochy je opravitelný z 60/80%.
Výtěžnost bez redundance je cca: (počet čipů na plátku - počet defektů na čipech) / počet čipů na plátku.
Výtěžnost s redundancí (60% opravitelnost) je cca: (počet čipů na plátku - počet defektů na čipech + 0.28 * 0.6 * počet defektů na čipech) / počet čipů na plátku.
4. Stačí spočítat, pro lepší názornost je dobré udělat si tabulku v Excelu.

Dvojnásobné zvýšení výtěžnosti při 60% účinnosti redundance nastane při cca 200 defektech na čipech, tj. výtěžnost 30, resp. 60 dobrých čipů na plátku. Při 80% účinnosti redundance se výtěžnost zdvojnásobí u cca 190 defektů na čipech (40, resp. 80 dobrých čipů na plátku).
Z tohoto je patrné, že výtěžnost by se u RV770 pohybovala ve velmi nízkých procentech (30 až 35%), což by možná bylo očekávatelné u naprosto nového postupu, ne však u technologie, která již byla prověřená čipy předchozí generace (RV670).