AMD Zen 3 19h - spekulace a info

[yuri.cs]

Mame tu prvni konkretni specifikace Zen 3 EPYCu - Milan!

https://www.youtube.com/watch?v=2IqD7U9oNpQ

Milan (Zen 3):
* taped out Q2 2019; launch Q3 2020
* 7nm; stejne TDP jako Rome; stejny socket; DDR4, atd.
* maximlani konfigurace zustava na 64c; SMT 2 zustava (muhehehehehehehe);
* maximalni konfigurace zustava 9 chipletu (1 IOD + 8 CCD)
* L3 nebude rozdelena mezi CCX v chipletu => zruseni CCX?
* velikost L3 bude vetsi nez 32MB

Genoa (Zen 4?):
* novy socket + pameti (DDR5?)
* design jeste neni kompletni

---

Zruseni CCX by znamenalo znacny posun vykonu predevsim na desktopu. Topologie by dohnala Intel a jeho 8c monolity. Hezky cache uniformni pristup v ramci CCX.

Jinak je Milan z highlevel pohledu hodne konzervativni. Nejspis diky setrvani na 7(+)nm... Posun cislovani na 19h je tedy zrejme objasnen diky zruseni CCX.

[killerek]

Ja teda spise cekal zvetseni CCX na 6-8 jader. NUMA by jiz nemela byt problem diky IO chipletu, který to "schova", ne?

[LastPCgamer]

Keby konecne bol jeden chiplet tvoreny 8 core monolitom namiesto toho dnesneho trapneho zlepenca 4+4 CCX bolo by to naozaj super! Velky krok vpred, som velmi rad ze to smeruje tymto smerom lebo CCX je velka brzda pre Ryzen, hlavne pre herný desktop segment, citim vo vzduchu velky narast herného vykonu!

Tiez ten nezmyselny SMT 4 konecne vyvrateny, od zaciatku to bolo velmi nepravdepodobne exoticke riesenie.

[yuri.cs]

Ja teda spise cekal zvetseni CCX na 6-8 jader. NUMA by jiz nemela byt problem diky IO chipletu, který to "schova", ne?

Ok, napsal jsem to spatne. NUMA je konfigurovatelna a v defaultu je vsech 64c jako 1 NUMA node s pristupem k cele pameti. Pak to lze s uspechem delit na "NPS" subkonfigurace.

Myslel jsem uniformni cache pristup.

[killerek]

Jasne, jednotna cache pro všechny jadra v chipletu je urcite super, ale stale to nemusi znamenat zruseni CCX. Ted na 7nm udelaji 8core CCX jako pripravu na novejsi proces, kdy zase muzou slepit dva 8core CCX na jeden chiplet.

[del42sa]

* maximlani konfigurace zustava na 64c; SMT 2 zustava (muhehehehehehehe);
* maximalni konfigurace zustava 9 chipletu (1 IOD + 8 CCD).

Tak treba bude mit alespon vice ALU, vzdyt i ten Apple jich ma vic

[DOC_ZENITH]

Ústup CCX je ihmo logickej krok, jejich nástup byl ostatně velice kompromisní řešení které bylo výsledkem nedostatku peněz, dnes už je chiplet tak malej že interně jej dělit na CCX je ihmo akorát tak bottleneck. CCX je přežitek co AMD umožnil rychle vychrilit prvních pár generací čipů aniž by museli navrhovat každej CPU zvlášť, jen onen 4C CCX blok a z těch se to poskládalo.

Tahle změna určitě zvedne IPC, hlavně v hrách jak už padlo. Ale zázraky taky nečekejme, bude to rozhodně lepší v rámci zamčenáí na 1 chiplet, ale obecně furt tam budou chiplety zvedající latenci k RAM a L3 cache u AMD neni stejná jak u Intelu, je to jen victim cache kde se válej data co vypadly z L2 a doufá se že budou třeba znova dokud se nevykonou i z L3 a nebude se muset dívat do RMA. Cache Intelu je trocho více komplexnější. I tak si ale myslim že Intel (pokud stále nebude mít nmovou arch) ztratí svou poslední baštu, ala hry.

[yuri.cs]

Zapominas, ze jeden 8c CCD bude mit 32+MB. Teoreticke maximum bude >2x tolik L3. To nezni spatne.

Ve Q3 2020 uz bude mit Intel k dispozici serverove Ice Lake SP, o kterych toho moc nevime. Vzhledem k tomu, ze maji koexistovat se 14nm Cooper Lake, to asi frekvencni/mnohajadrova vyhra nebude. Nejspis tedy Intel bude mit po cely 2020 v desktopu 10c Comet Lake@5.2GHz. Ve 2021 se uvidi, jestli bude neco schopneho, nebo skutecne uvedou 14nm Rocket Lake...

[yuri.cs]

Prvni video uz je smazane. Existuje ale jeste jedno obsahujici info navic: https://www.youtube.com/watch?v=m94v-SrPftU

* Milan cili na podobny IPC narust jako Rome - "with Milan, we are on the same track"
* Frontier ma Milan a GPU propojene Infinity Fabric namisto cisteho PCIe
* "with Milan, the term CCX will vanish because a CCD will be a CCX"

[del42sa]

Nestahnul si nahodou nekdo to puvodni video ?

[Richie Rich]

Prvni video uz je smazane. Existuje ale jeste jedno obsahujici info navic: https://www.youtube.com/watch?v=m94v-SrPftU

* Milan cili na podobny IPC narust jako Rome - "with Milan, we are on the same track"
* Frontier ma Milan a GPU propojene Infinity Fabric namisto cisteho PCIe
* "with Milan, the term CCX will vanish because a CCD will be a CCX"

Tak konečně se zbavili toho CCX, což se čekalo již u Zen2.

Pokud má mít Zen 3 podobný IPC nárůst jako Zen 2, tak to určitě nebude jen o L3 cache (ta udělá v průměru cca 5% max). Zen 2 zdvojnásobil FPU ze 128 na 256-bit, rozšířil jádro o jednu Stoje Unit, nová L1 cache, zvětšení mnoha bufferů v celém jádře. Takže pro Zen 3 se nabízí opět zdvojnásobení propustnosti FPU rozšířením na AVX 512, což by odpovídalo novému označení 19h (jakožto podpora nových instrukcí a tedy odlišné optimalizace kódu). Plus tam budou ještě další menší úpravy na jádře.

[Jan Olšan]

IMHO příliš brzo, soudě podle minulosti je pravděpodobnější, že nejdřív přidají podporu AVX-512 s použitím dvou 256bit jednotek. Tj. jako AVX v Bulldozeru/Jaguaru nebo AVX2 v Excavatoru/Zenu. Což je ale hlavně přínos v kompatibilitě, ne ve výkonu.

BTW v těch +15% IPC pro Zen 2 není 256bit AVX2 zahrnuté (v něčem co 256bit SIMD používá by pak byl zisk IPC o dost vyšší), takže si nemyslím, že by se při slibování vyššího IPC spoléhali jenom na software používající AVX-512. Ten je vzácnej a v ostatních programech by se tohle neprojevilo.

[yuri.cs]

Pokud má mít Zen 3 podobný IPC nárůst jako Zen 2, tak to určitě nebude jen o L3 cache (ta udělá v průměru cca 5% max). Zen 2 zdvojnásobil FPU ze 128 na 256-bit, rozšířil jádro o jednu Stoje Unit, nová L1 cache, zvětšení mnoha bufferů v celém jádře. Takže pro Zen 3 se nabízí opět zdvojnásobení propustnosti FPU rozšířením na AVX 512, což by odpovídalo novému označení 19h (jakožto podpora nových instrukcí a tedy odlišné optimalizace kódu). Plus tam budou ještě další menší úpravy na jádře.

Bobcat 14h -> Jaguar 16h; velke zmeny v topologii.

Fullspeed AVX512 je pohadka. Zen3 ma marginalne lepsi proces nez Zen2. To celkem definuje ramec zmen. Kdyz se porad tocis na AVX512, tak mi vlastne rekni, kterou z nich mas na mysli?

[DOC_ZENITH]

Asi random hoď si kostknou Intel style.

On to bere tak jako že AVX512 = 512-bit vektroty, jenže ono ne tak docela, takhle se na x86 pipeline nekrmí, krmí se přes instrukce a AVX512 neni žádná 1 instrukce, součástí jsou tuny dílčích instrukcí které jsou buďto podporované nebo ne a je v tom chaos, různé čipy uměj různé věci a hlavně krom intelu to nikdo nepoužívá a intel sám v tom má bordel, vůbec bych se nedivil kdyby to AMD ignorovalo. Co se pro to optimalizuje? Nic. A těch pár softů co jsem viděl mělo spíš pokles než nárůst výkonu protože SK-X to má ihmo halfspeed.

Začne to mít ňákou váhu jakmile se to začne počítat přes GPU Intelu protože tam to konečně bude boost výkonu a tim myslim to nové GPU ne starej xeon PHI kde to byl marnej pokus mu dát aspoň ňákej smysl existence.

[Richie Rich]

V současné době má Intel implementováno 7 různých verzí AVX512, viz tabulka úplně dole https://en.wikipedia.org/wiki/AVX-512#CPUs_with_AVX-512. Ten bordel v různých verzích AVX512 je neskutečný. Není se čemu divit, že se nikdo do implementace AVX512 nehrne, když každý rok mají CPU jiný subset.

Co se týče Zen 3, tak očekávám implementaci AVX512 v rozsahu jako IceLake, což je pokrytí cca 80% všech instrukcí. Už DOC a spol chápe proč jsem psal o SVE2 2048-bit setu? Díky SVE totiž bude mít daná platforma stabilní set rozšíření na cca 10 let a vyplatí se investovat do ruční optimalizace. Ten bordel co hází intel na programátory, tak SVE řeší pomocí HW. Ale to by Intel nemohl postupně rozšiřovat AVX a udržovat politikou uměle náskok nad AMD, že. Podstatné je, že Intel tím brzdí vývoj a omezuje konkurenční boj, zatímco třeba ARM s tím SVE vývoj podporuje a konkurenční boj táhne celou platformu dopředu. Lidi už zapomněli, že x86 a celé IBM PC se masově rozšířilo právě kvůli otevřenosti a konkurenci, která akcelerovala výkony CPU, že smetla i všechny giganty jako Power, DEC, Itanium atd. vždyť jsme měli hromadu výrobců CPU, Intel, AMD, Cyrix, IDT winchip. Však na to Intel a celá x86 začíná dojíždět.

Počítání přes GPU je pro 512-bit vektory blbost z důvodu latencí. Než bys přenesl těch 8 dablů do GPU tak to má CPU dávno spočítané. A pokud tam je nějaký IF navázaný na výsledek, tak máš brutální problém s propadem výkonu. U desetkrát větších vektorů by o tom dalo už uvažovat, ale tam ještě nejsme.

Yuri: Jinak Jaguar přinesl novou dvojnásobně výkonnou FPU a hlavně AVX instrukce. Proto dostal nové Family number 16h. Cos myslel tou topologií?

Jinak nevím proč by se AMD namáhalo s implementací half speed AVX512 a tedy výkon by zůstal na úrovni Zen2. To je IMHO nepravděpodobné. Implementace nových instrukcí znamená dost velký redesign FPU jednotek, takže proč rovnou neudělat full speed? Jestli samo AMD mluví o podobném výkonovém nárůstu jako u Zen2, tak na 90% půjdou cestou full speed AVX512.

Pořád není vyloučených těch 6xALU a třeba další nová AGU, ačkoliv SMT4 je nejspíš ze hry. Co se týká IPC, tak FPU má samozřejmě také vliv (co se u Zen1 muselo počítat na dvakrát nyní dá Zen2 v jednom taktu), stejně jako měla vliv ta nová Store Unit. Všechny ALU, AGU, FPU tvoří šířku back-end CPU a mají přímý vliv na výkon (mají vlastní schedulery např). Ačkoliv musím souhlasit s Janem Olšanem, že ani full speed AVX512 u Zen 3 nepřinesou ten samý boost jako měl Zen2. Takže naděje na 6xALU a dotažení se na CPU v telefonu, pořád žije

[mr.qeg]

Na základě čeho, pořád usuzuješ, že je potřeba pro zvýšení výkonu 6ALUs? V předchozí (Bulldozer ignoruji) architektuře K7/K8 jim 3ALU/3AGU vydržely v podstatě od roku 1999-2010 a pořád byli schopni zvyšovat výkon, protože bottlenecky byly jinde.

Proč by nemohli se stávajícím 4ALUs/3AGUs vydržet déle a vylepšovat věci okolo, dokud nevypotřebují celý potenciál? Ono to "vyhození" CCX napovídá, kde byl větší bottleneck...

[DOC_ZENITH]

Tak ono raw legacy single thread FPU měl už ZEN1 lepší IPC jak intel. Jej jej v praxi (v hrách) děsně brzdí ta dělená cache + je to jen victim cache, kdyby se zaměřili jen na to tak Zen3 bude mít v dost místech klidně 20% nahoru jen tam, easy. Nové tech jako DDR5, 4-way SMP, 512-bit vektory a pod si můžou nechat jako motivaci na novou AM5 platformu, Intel stejně nebude mít vůbec nic cca do poloviny 2021, možná i déle.

Richie:

Už DOC a spol chápe proč jsem psal o SVE2 2048-bit setu?

Předtim jsem na to nereagoval ale teď budu. Tvůj názor je že podporovat široké třeba 2048-bit wide instrukce je výhodna do budoucna i když má FPU umí třeba jen 256-bit single-pass, tzn v praxi by to dělal na 8 průchodů? To je jako prát AVX kód do cokoliv staršího jak Haswell, je to slow a useless ale teď by to bylo ještě 8x více useless. Já s timhle názorem nesouhlasím, já bych neimplementoval nic co nevede k lepšímu výkonu, ala implementovat instrukce ve chvíli kdy mam HW na to aby jejich použití přineslo výkonnostní benefit. Ano, zvedne to kompatibilitu do budoucna, ale do takového budoucna kdy ten čip bude už useless a budeš mrhat tranzistory na něco takového místo je investovat do zlepšení výkonu teď a nyní? Kdyby takovému CPU přišel fakt takovej kód s takovou instrukcí tak to bude pipeline stall jak prase. Kdyby běžel dejme tomu na 4Ghz tak 8 průcodů eh to je jako kdyby běžel na 500Mhz s nativní 2048-bit FPU, to už by bylo lepší tam pro tenhle účel dát ňákej separé akcelerátor bokem.

Počítání přes GPU je pro 512-bit vektory blbost z důvodu latencí.

Neni, zapomínáš na věci typu Edram, APU, NVlink/IF fabric (kde vzdálenost a latence k GPU bude stejně malá jak k další CCX), nebo pokud se budeme bavit o konkrétních akcelerátorech konkretních fixních funkcí tak ty můžou bejt přímo v tom samym křemíku a klidně sdílet třeba stejnou L3. Touhle cestou jde ihmo třeba tvůj oblíbenej Apple. Ano má na poměry ARMu čip s nejvyššíim IPC ale přesto na enkóding/dekóding/šifrovátní a v budoucnu další věci nasazujou spešl akcelerátory, to je jejich cesta odklonu od Intelu. V tom je budoucnost, v heterogenim computingu, ne v CPU s ultra hutnou FPU.

[Richie Rich]

Na základě čeho, pořád usuzuješ, že je potřeba pro zvýšení výkonu 6ALUs? V předchozí (Bulldozer ignoruji) architektuře K7/K8 jim 3ALU/3AGU vydržely v podstatě od roku 1999-2010 a pořád byli schopni zvyšovat výkon, protože bottlenecky byly jinde.

Proč by nemohli se stávajícím 4ALUs/3AGUs vydržet déle a vylepšovat věci okolo, dokud nevypotřebují celý potenciál? Ono to "vyhození" CCX napovídá, kde byl větší bottleneck...

Ten náskok 3xALU koncepce jim vydržel jen jednu generaci. K7 byla výkonější něž PIII v INTu, FPU, i frekvenčně jej předstihla. Pak Kellerovi zrušili jeho K8a, což bylo něco jako 4ALU+SMT2. Samotná vydaná K8 jakožto upravená K7 byla skvělá jen proti tragickému P4. Proti P-M už leckde zaostávala a vydání Core2Duo ukázalo tragickou zastaralost K7 ze které K8 vycházela. A K10 které byla jen vylepšená K8, navíc přišla s TLB bugem a zabugovanou pipeline, takže frekvence se motaly kolem 2.8GHz, zatímco Core2Duo jelo nad 3.5Ghz. Katastrofa pro AMD. O rok později K10.5 jen minimalizovala ztráty díky vysokým frekvencím a s dvouletým zpožděním se dotáhla na staré Core2. Pak přisel Nehalem a AMD bylo zase háji. Tomuhle vývoji se jenom těžko dá říct, že jim koncepce 3ALU/3AGU K7 vydržela úspěšně 11 let. Ve skutečnosti byla úspěšná jen K7. Ještě díky okolnostem uspěla K8, zejména v serverch. Ale místo K10 měl přijít 4xALU Zen, protože Intel v té době taky pracoval na 4xALU Haswellu. Teď tady máme 6xALU Vortex jádro od ovocnářské firmy, které má +58% IPC od Skylake a my tu budeme dumat jestli to má smysl?

Doc: A kde je problém že se vektor spočítá třeba na 8 průchodů? Zen1 taky počítal AVX2 na dva průchody a co jako? Furt 1000x lepší než kdyby to neuměl vůbec a ten kód se ti odmítl spustit. Taky to byl největší benefit Zenu 1, zachovat dopřednou kompatibilitu s AVX2 byť half-speed (stejně toho kódu bude minimum, takže penalta malá), ale pro aktuální kód AVX běží full-speed a benefit tam byl obrovskej. Ten SVE2 má to okno jen větší, nic víc. Navíc mít třeba 10 let neměnné instrukce by bylo super pro programátory a pro vývoj CPU. Vem si že jsi třeba majitel SW firmy a musíš s každým novým Intel procesorem vyhodit několik mega za optimalizace v ASM pro AVX512. Nebo to nechat udělat jednou pro 2048-bit SVE2 a máš na několik let klid a za ušetřené prachy si koupíš jachtu. Navíc čím delší vektory, tak tím se dají použít pro méně aplikací, takže není důvod proč kvůli několika málo SW dělat FPU co umí 2048-bit full speed, když ti v 99% stačí 256-bit full speed FPU. Hlavně tě nikdo nebude nutit k přechodu na nový CPU tím, že to nejede, ale tím až to bude slow. Jde o to změnit vydírání zákazníků na výkonostní soutěž mezi několika výrobci. A o to ARMu jde a proto nakonec x86 skončí v propadlišti dějin.


Opravdu si někdo myslí, že by AMD zveřejnilo podporu SMT4 pro Zen 3 Milan:

• rok dopředu? To snad nikdy AMD v minulosti neudělalo
• na prezentaci jiného produktu (Rome AKA Zen2)

Technicky vzato AMD nelže když napíše že Zen 3 SMT4 CPU bude umět i SMT2

[mr.qeg]

Na základě čeho, pořád usuzuješ, že je potřeba pro zvýšení výkonu 6ALUs? V předchozí (Bulldozer ignoruji) architektuře K7/K8 jim 3ALU/3AGU vydržely v podstatě od roku 1999-2010 a pořád byli schopni zvyšovat výkon, protože bottlenecky byly jinde.

Proč by nemohli se stávajícím 4ALUs/3AGUs vydržet déle a vylepšovat věci okolo, dokud nevypotřebují celý potenciál? Ono to "vyhození" CCX napovídá, kde byl větší bottleneck...

Ten náskok 3xALU koncepce jim vydržel jen jednu generaci. K7 byla výkonější něž PIII v INTu, FPU, i frekvenčně jej předstihla. Pak Kellerovi zrušili jeho K8a, což bylo něco jako 4ALU+SMT2. Samotná vydaná K8 jakožto upravená K7 byla skvělá jen proti tragickému P4. Proti P-M už leckde zaostávala a vydání Core2Duo ukázalo tragickou zastaralost K7 ze které K8 vycházela. A K10 které byla jen vylepšená K8, navíc přišla s TLB bugem a zabugovanou pipeline, takže frekvence se motaly kolem 2.8GHz, zatímco Core2Duo jelo nad 3.5Ghz. Katastrofa pro AMD. O rok později K10.5 jen minimalizovala ztráty díky vysokým frekvencím a s dvouletým zpožděním se dotáhla na staré Core2. Pak přisel Nehalem a AMD bylo zase háji. Tomuhle vývoji se jenom těžko dá říct, že jim koncepce 3ALU/3AGU K7 vydržela úspěšně 11 let. Ve skutečnosti byla úspěšná jen K7. Ještě díky okolnostem uspěla K8, zejména v serverch. Ale místo K10 měl přijít 4xALU Zen, protože Intel v té době taky pracoval na 4xALU Haswellu. Teď tady máme 6xALU Vortex jádro od ovocnářské firmy, které má +58% IPC od Skylake a my tu budeme dumat jestli to má smysl?

Doc: A kde je problém že se vektor spočítá třeba na 8 průchodů? Zen1 taky počítal AVX2 na dva průchody a co jako? Furt 1000x lepší než kdyby to neuměl vůbec a ten kód se ti odmítl spustit. Taky to byl největší benefit Zenu 1, zachovat dopřednou kompatibilitu s AVX2 byť half-speed (stejně toho kódu bude minimum, takže penalta malá), ale pro aktuální kód AVX běží full-speed a benefit tam byl obrovskej. Ten SVE2 má to okno jen větší, nic víc. Navíc mít třeba 10 let neměnné instrukce by bylo super pro programátory a pro vývoj CPU. Vem si že jsi třeba majitel SW firmy a musíš s každým novým Intel procesorem vyhodit několik mega za optimalizace v ASM pro AVX512. Nebo to nechat udělat jednou pro 2048-bit SVE2 a máš na několik let klid a za ušetřené prachy si koupíš jachtu. Navíc čím delší vektory, tak tím se dají použít pro méně aplikací, takže není důvod proč kvůli několika málo SW dělat FPU co umí 2048-bit full speed, když ti v 99% stačí 256-bit full speed FPU. Hlavně tě nikdo nebude nutit k přechodu na nový CPU tím, že to nejede, ale tím až to bude slow. Jde o to změnit vydírání zákazníků na výkonostní soutěž mezi několika výrobci. A o to ARMu jde a proto nakonec x86 skončí v propadlišti dějin.


Opravdu si někdo myslí, že by AMD zveřejnilo podporu SMT4 pro Zen 3 Milan:

• rok dopředu? To snad nikdy AMD v minulosti neudělalo
• na prezentaci jiného produktu (Rome AKA Zen2)

Technicky vzato AMD nelže když napíše že Zen 3 SMT4 CPU bude umět i SMT2

No Core2 oproti PentiuM přidala 1 ALU a 1 jednotku SSE. Jinak hlavní velký přínos byl ve zdvojnásobení šířky SSE a ostatních věcí OoO okolo např. více dekódovaných instrukcí za takt, aj. Tedy snažila vytížit existující jednotky a zlepšila zpracování SSE. K8 ztrácela pouze v tom SSE, což dorovnala K10, ale frekvence.

Víš taky, že ty výpočetní jednotky nebývají ani rovnocenné? Ani ten Apple ARM nemá 6 tučných komplexních ALU. A srovnávat dvě různé instrukční sady a jejich jednotky, už je hodně odvážné.

Za sebe možná bych tu 1 ALU v Zen3 či Zen4, dejme tomu, ale spíš bych nyní čekal vylepšení ve stylu vylepšování věcí okolo, čímž se dá určitě dosáhnout poznatelného nárůstu výkonu. S komplexními změnami a velkými jádry a kvůli tomu problémovému dosahování vysokých frekvencí, má AMD už rozsáhlé zkušenosti, viz. K10 a nativní čtyřjádro...

[DOC_ZENITH]

richie -

Zen1 měl AVX2 protože to byla nutnost a AMD bylo v tomhle ohledu už roky pozadu a už to začal i SW reálně používat protože Haswell to ihmo uměl rychle. Navíc to nebylo až zas tak zlé, ano bylo to na 2 průchody ale zdaleka ne tak slabé AVX jako třeba Sandy/Ivy/FX. Oni by klidně mohli udělat fullspeed ale asi se báli co teploty a tak, celkem se to nakonec vyplatilo, o něco menší výkon v operacích coe se používaj jen málokdy a na druhou stranu lepší provozní vlastnosti ve full loadu. Kdyby měl ZEN1 stejnej AVX teplotní spike jako Intely tak celej hype s pájkou a teplotama a marketing kolem tohlo mohli zabalit.

A pokud x86 na něco umře tak jsou to patenty a zazdění celého trhu 2-3 firmama co tam nikoho jiného nepouštěj. Rozhodně to nebude na instrukce. Udržela se hlavně díky zpětný kompatibilitě, to byl klíčovej prvek x86, pokud se ukáže jiná architektura co se svou kompatibilitou rozvine tak že obklopí celou x86 a učiní jí nadbytečnou tak proč ne, už aby to bylo, ty slabé nárůsty IPC od Nehalemu dále už přes dekádu tu asi nikoho z nás moc nebaví. A to jen proto že AMD bylo neschopný a Intel měl monopol na kterej nikdo jinej z venčí nemohl sahnout tak si mohli to zevláctví dovolit. Zajímavý je že i v téhle situaci ostatní architektury upadaly a Intel v serverech posiloval....