IBM’s Next-Gen čip Telum

[del42sa]

https://wccftech.com/ibm-z-next-gen-pro ... hz-clocks/

The IBM Z Telum Chip is going to be fabricated on the 7nm Samsung process node and will feature a die size of 530mm2. The chip will house 22.5 Billion transistors and will be aimed at enterprise & embedded workloads.

530mm2 čip na 7nm procesu od Samsungu běhající na frekveních nad 5GHz ? A pak prý Samsung je horší než TSMC

//Baneshee - promaz OT

[mr.qeg]

Ale těch 5GHz u tak velkých čipů, s drahou a dlouhou verifikací, úplně tak časté nebývá ne? Navíc na ne úplně vyzdvihovaném procesu.

[del42sa]

ano 530mm2 velký čip , který standardně zvládá více jak 5GHz rozhodně běžný není obzvláště ne na výrobním procesu od Samsungu

něco z Hotchips : https://www.anandtech.com/show/16901/ho ... ire-rapids

[del42sa]

Did IBM Just Preview The Future of Caches?

This is where IBM Z comes in. It’s incredibly niche, but has incredibly amazing design.

On a single chip, we have eight cores. Each core has 32 MB of private L2 cache, which has a 19-cycle access latency. This is a long latency for an L2 cache, but it’s also 64x bigger than Zen 3's L2 cache, which is a 12-cycle latency.

Looking at the chip design, all that space in the middle is L2 cache. There is no L3 cache. No physical shared L3 for all cores to access.

The concept is that the L2 cache isn’t just an L2 cache. On the face of it, each L2 cache is indeed a private cache for each core, and 32 MB is stonkingly huge. But when it comes time for a cache line to be evicted from L2, either purposefully by the processor or due to needing to make room, rather than simply disappearing it tries to find space somewhere else on the chip. If it finds a space in a different core’s L2, it sits there, and gets tagged as an L3 cache line.

This means that the whole chip, with eight private 32 MB L2 caches, could also be considered as having a 256 MB shared ‘virtual’ L3 cache. In this instance, consider the equivalent for the consumer space: AMD’s Zen 3 chiplet has eight cores and 32 MB of L3 cache, and only 512 KB of private L2 cache per core. If it implemented a bigger L2/virtual L3 scheme like IBM, we would end up with 4.5 MB of private L2 cache per core, or 36 MB of shared virtual L3 per chiplet.

hodně zajímavé

[DOC_ZENITH]

Já ti nevim. Latentní L2 cache je useless. Ten současnej koncept je proti latencím. Proto jsme měli u Intelu tak dlouho (od Nehalemu po Skylake) 64KB L1 (dělenou na 32 instrukční a 32 datovou), 256KB L2 s velice nízkou latencí, a pak latentní ale stále fast a všechna jádra propojující L3. Jedinej důvod rostoucí L2 poslední dobou bylo aby se doní vešly nové AVX512 instrukce.

Pokud by L2 byla velká jak L3, rep se chovala se jako L2 i jako L3 dle potřebny, bylo by to cool ale technicky vzato by to byla L3, jak velikostí tak bohužel latencí.

Ono jaké číslo je za onom L je závislé na tom kolik vrstev cache čip má. Pokud by jsi komplet odstranil L2 ale nechal L3, tak se z ní stane L2. Určitou nadějí by byla vstrvená/dělená cache kde čím blíže k jádru tím menší latence ale stále s potenciálem se podívat do celého prostoru. Ale nevim jaká by byla možná realizace.

Ten koncept IBM je cool, ale defakto je to CPU bez L2 s velkou L3 kde jednotlivá jádra budou mít privátní prostor se kterym si budou hrát jako by to byla jejich L2. Výhoda je že se do toho vejdou opravdu velké bloky dat a stále bude možné systém přepnout do inklusivního a mít tam core to core komunikaci. Nevýhodou bude ta latence. Aspoň tak jsem to teda pochopil.

19 cyků latenci má ta private 32MB část. Jakmile se musí hledat dál latence roste. No, snad vědi co dělaj.

https://www.youtube.com/watch?v=z6u_oNIXFuU