AMD K12 AMD ZEN 17h - spekulace a info

[flanker]

April
3.0 GHz v rev.A0 (napr. BD ES rev.A1 mel frekvence 2.3/2.7 GHz)
Summit Ridge string misto AMD Eng Sample (Zeppelin ES, nebo tak)

Apríl je to tak částečně. SamotnáAIDA už má v této verzi plnou podporu rozpoznání CPU, čipsetu atd. Revize procesorů je taky správná. Ty kousky co už fyzicky existjí, jsou revize A0.
Čím bych si nebyl jistý je aktuální frekvence revize (3 GHz je dost, to bdue mít tak finální produkt) a pak také informace o počtu 8c/16t. Pořád si myslím, že to bdue trošku jiné-něco ve smyslu 4CU s osmi jádry co zas něco budou sdílet a možností hyperthreadingu. Prostě takový nějaký hybrid, co bude v multithreadu někde na půl cesty mezi 4c/8t a 8c/16t (pokud skutečně bude umět až 16threadů)

[Maor]

3GHz bych klidně věřil, kdyby to 3GHz nedalo, tak nemuseli dělat LPP verzi výroby. Myslím si, že AMD cílí na 4GHz, jinak to zas tak slavný s výkonem nebude

[flanker]

No spíše vidím problém počet jader vs frekvence vs TDP, takže se to bude odvíjet od toho. Byl bych vskutku překvapen, kdyby CPučka měly 95W jako Intel při podobných taktech a tolika vláknech.

[Drakenux]

Mě by nevadilo, pokud by měly 125W jako stávající modely, pokud by to fakty byly 8c/16t. Intel má taky TDP 140W u Haswell-E procesorů, a pokud vím, tak bude i u Broadwell-E.

[flanker]

Tak to samozřejmě by taky bylo OK. Jen se mi nezdá, že původně se Zen plánoval jako 95W a s tím mi prostě nehraje 16 pracovních vláken, ale spíše 8 vláken. Mno za pár měsíců uvidíme...

[DOC_ZENITH]

Tak počet vláken neni nutně směrodatnej. Doposud jsme zvyklí na to že u Intelu je skrze HT 2 vlákna na jádro a u AMD 1 ale v server segmentu je to jinak, takové sparc či power CPU maj vícecestné SMP na 1 jádro s 4-8 thready, a i Intel už má CPU s 4x thread per core. Akorát v rámci x86 a hlavně win je mít příliš mnoh othreadů spíš na škodu. Dále pokud mam TDP limit, je vždy snazší udělat více jader na niššim taktu než méně na vyššim protože problémy s leakage/arch/výrobou se promítnou právě ve vysokejch taktech.

[del42sa]

TSMC also said he realized the tapeout last month of a "CPU" with two memory cells HBM2.

co by to mohlo být ?? link

[pilarius]

Čip pro PS4 "4k"?

[CageJ]

udajna vykonnejsia verzia PS4

[oneb1t]

by mohla mit 4096 shaderu a HBM2 + nejaky zen jadra (a stale to muze mit stejny die size jako 28nm verze co je v aktualnim PS4)

Ty čísla spotřeby v idle jsou naprosto mimo mísu. Jen NB v chipsetu u 990FX v idle žere více jak celej CPU intelu s aktivními C states. Na takhle nízkej odběr jsem se u celé platformy u FX nikdy nedostal u žádného z testovanách PC.

nope kdyz s tim neumis tak s tim nedelej

[del42sa]

I have no in-depth information regarding AM4, but based on the known facts it is not too far fetched that the socket itself might be limited to quite low maximum CPU plane power draw.

AM3+ has 940 pins installed and the diameter of each pin is 0.3mm. 170 of these pins are designated for VDDCR (i.e CPU core power). In order to mount 1331 pins to a substrate with same dimensions (40x40mm), they need to reduce the pin pitch from 1.27mm to ~1.07mm. This would mean AM4 would be using essentially a 37x37 pin arrangement instead of the 31x31 used on AM3/+. The resulting pin diameter would be around 0.25mm.

A single pin with 0.3mm diameter (0.07mm² CSA) can carry around 1.49A of current. AMD themselves rate the pins used on AM3/+ and FM2/+ packages for 1.50A in temperatures at or below 30°C. Meanwhile a single pin with 0.25mm diameter (0.049mm² CSA) can carry around 1.15A.

On AM4 many of the pins will be reserved for display outputs and peripherals, while AM3/+ socket did not use any for these purposes. Additionally the common socket design dictates that the socket must support APUs, which means that there must be a high current secondary power plane available.

Even the current generation iGPUs found in Steamroller and Excavator APUs can consume excess 40W at stock and significantly more when overclocked. This means that on AM4 there must be at least 150 (75 VDD_SoC, 75 VSS) reserved for the secondary power plane alone (incl. safety margins). On AM4 CPUs VDD_SoC most likely powers the CNB interface (core northbridge and possibly the L3 cache).

For AM4 I expect to see around 2.5:1 ratio in VDDCR and VDD_SoC power pins. On AM3+ the ratio was 12.1:1 and on FM2+ 3.333:1.

Despite I don't expect first generation Zen CPUs to have basically any margin left for overclocking, I certainly hope AMD hasn't made too grave compromises when designing the socket infrastructure.

[flanker]

Stilt?

[oneb1t]

jop zdroj
http://forums.anandtech.com/showthread.php?p=38149647

[Betruger]

Zen to sample in Q2 to key customers

http://fudzilla.com/news/processors/405 ... -customers

[flanker]

včera jsem si toho všiml. Oni už samply jsou, ale zatím asi jen v AMD a na nějakých referenčních boardech. A pochopitelně lze čekat, že do léta je musí mít výrobci desek, aby se stihlo doladit BIOSy a různé drobnosti. Aktuálně jsou výrobci zasypáni BW-E testováním, takže nyní by asi na to ani neměli čas. Samotné uvedení Zenu odhaduju na konec října až začátek prosince.

[pilarius]

Uvedení? Tím myslíš jako reálnou dostupnost v obchodech, nebo paper launch?

[flanker]

myslím, že dostupnost bude slušná (cca do 14 dnů), když už nyní finální revize jde k partnerům

[Maor]

při schopnosti AMD uzavírat smlouvy na výrobu bych byl zdrženlivější optimismu. od vyrobení čipu to jsou cca 3měsíce na pulty obchodů. A ZEN se bude dělit o kapacitu s Polaris, v čemž vidím velké riziko odložení.

[killerek]

A ZEN se bude dělit o kapacitu s Polaris, v čemž vidím velké riziko odložení.

Ale vyroba bude rozdelena mezi GloFo a Samsung, tak by melo byt vyrobni kapacity dostatek.

[Maor]

Jenže ty továrny se neflákaj, aby mohly vyrábět jen pro AMD, pro Samsung je možná výhodnější vyrábět ve svých továrnách paměti, než AMD GPU a CPU