AMD K12 AMD ZEN 17h - spekulace a info

[flanker]

Tak se nějak s tím 10nm stále potýkáme, řekl jinými slovy Intel Aneb AMD bude více nějaký čas jasně dominbovat s 7nm procesory
https://www.techpowerup.com/246306/inte ... liday-2019

[yuri.cs]

https://fossies.org/diffs/binutils/2.30_vs_2.31/
Přípravy na znver2 už probíhají

[flanker]

https://pctuning.tyden.cz/novinky#53641

[flanker]

Intel končí v highendu! Asi tak bych trochu bulvárně napsal článek o novém procesoru AMD Rome. Na webu se objevil první únik (velmi pravděpodobné, že se nejedná o fake) z čísnkého a známého diskuzního fóra Chiphell, které je známé už ověřenými úniky v době Nehalemů a Phenomů, pamatuji i zde první nálezy k výkonu Skylake procesorů.

Epyc ES ROME v Cinebench dosáhl přes 12 500 bodů! To je cca 3x tolik co nabízí nejvýkonnější Intel procesor vůbec

Takový výtah je zde:
https://wccftech.com/amd-epyc-rome-7nm- ... mark-leak/

[del42sa]

[HEAD]

Intel prej planuje udelat slepec ze dvou skylakeSP 28jader tzn 56jadro jako konkurenci.

[Hladis]

To vypada jako soutez kdo ho ma vetsiho tim, ze se pridavaji prouzky aby to bylo vice Addidas.

[DOC_ZENITH]

JJ tak AMD to rozjelo a jen tak s tim skončit nehodlaj a evidentně ten makreting funguje takže Intelu defakto nic jinýho nezbejvá, i když praktické využití těch CPU (hlavně těch od AMD) bude celekm diskutabilní, Cinebench rekordy budou padat na jejich straně a to na Intel háže špatný světlo.

[Mr_Trollfan]

Rekordy spotreby budu padat na strane intelu ocividne

[yuri.cs]

Cinebench, CPUmark99, UT99 a Crysis opravdu neni cilova skupina aplikaci pro 64t Epyc...

[yuri.cs]

Epyc ES ROME v Cinebench dosáhl přes 12 500 bodů!

Ehm, to je na prvni pohled blost a navic easy fake.

"Leaker" s prezdivkou "gtx9" je k smichu. Napr. z nedavne doby jeho zarucene info o Ryzen 2000 => Ryzen 7 2700: 10C/20T @ 4.0/4.5GHz.
Ryzen（Pinnacle Ridge)

Z Chiphellu lze brat vazne jen nApoleon. Zbytek jsou click-bait deti... mozna, ze to tam pise sam Wccftech.

[yuri.cs]

No, it’s just a random drawing

https://twitter.com/chiakokhua/status/1 ... 2429705216
---------------------------------------------------------------------------------------------------
Dalsi pochybny Chiphell, byt tentokrat vypada trochu vic zajimave.

Jde opet o bajny osmi-chiplet design, ale navrch uvadi v podste vse, co bylo receno Canard PC pred rokem.

Tzn. 64c/128t, 8c mem, EDRAM L4, PCIe 4

https://i.loli.net/2018/09/25/5baa3f5c72221.jpg

https://www.chiphell.com/thread-1912778-1-1.html

[DOC_ZENITH]

Mem controller na central čipu mimo CPU die? Hmm. Central NB čip kde sedí PCI-E 4.0, 512MB L4, celej mem controller a CPU jádra jsou mimo na separé křemíkách po 8mi propojená pravděpodobně přes IF a jejich počet je 8-64 jak se hodí? Jako takhle, ten koncept jak je to namalovaný by bylo něco naprosto revolučního, takže strčim hlavu zpět do polštáře a nenechám se vyhypovat bludama.

[yuri.cs]

FSB vraci uder!

Pripomina to spis tri roky stary POWER8/9 a jejich Centaur mem kontrolery a tunu cache, jen obracne.

[Jan Olšan]

Taky sem si na to vzpomněl. Ale co funguje na big iron serveru kde není konkurence ani tlak na efektivitu, nemusí fungovat na commodity PC-like serverech.

Mylsím, že ty kraviny s 8 die a nebo dokonce separátním uncore by snad teoreticky mohly fungovat jenom se silikon interposerem ale nejspíš je to prostě jenom blbina co si někdo vymyslel. Já bych vsadil boty, že Rome bude stejná čtyřčipová architektura jako Naples. Jediná rozumná alternativa (pro AMD) je naopak úplnej monolit. Samozřejmě se teda můžou zbláznit a zase vyzkoušet něco radikálního a rozbít si totálně hubu, na to už přece jak víme mají tradičně pech.

[DOC_ZENITH]

To co dělaj teď neni dlouhodobě udržitelný. IF se stává bottleneckem už u 4 čipů, a komunikace mezi die 1/3 2/4 je hodně ouzká + každá die nese zbytečnej celej NB, tudy dál cesta nevede. Podařilo se jim udělat humbuk a skórnout dobrej cinebench, ale pokud nás v budoucnu čeká opravdové MCM, musí přijít změna, musej se napojovat jednotlivý jádra či jejich clustery v jedno CPU, ne jen dávat více 8Core CPU do jednoho socketu. Ten koncept na tom obrázku dává smysl, dává velkej smysl. S jednim octa řadičem a 512MB L4 Edram by total odpadl ten bottleneck v prospustnosti paměti když každá sedí na jinm die a každý jádro šahá furt do všech die. L4 by pokryla a anulovala problémy způsobené dělenou L3 a odseparovanejch nišších cache. Samotná jádra se svou L1L2L3 by mohla pak bejt naprosto nezávislá klidně na jinym kusu křemíku a to v hodně velkem možství a sám NB a jádra můžou bejt klidně na jinym procesu, viz ten MCM koncept. Otázka ale na tom je, jestli je to fakt real a jestli tohle už fakt AMD drží v ruce. Je x krát více pravděpodobné že to co přijde bude jen refresh + skrink Zenu s více jádry na die.

[yuri.cs]

Problem toho diagramu je taky to, ze veskere pristupy do pameti jdou ven pres IF, dovnitr do kontroleru a pak jeste pres ten masivni mesh obsluhujici provoz 64 jader. Tam je asi schovano hodne latence. Takze ano, je to UMA, ale za jakou cenu?

Naprosto nejpravdepodobnejsi cesta Rome je ta, ktera je proslapana od Magny-Cours po Naples. Tahle "chiplet chimera" tu zrejme opakovane strasi diky chiplet/stacking/3D AMD R&D, ktery produkuje znacne mnozstvi artefaktu.

[DOC_ZENITH]

Tak pro to by tam asi byla ta L4. Spousta latencí by odpadla, core to core komunikace a menší bloky dat by šly přes ní a do RAM by se nemuselo sahat a největší latence vzníká právě do RAM. Jako teoreticky to z mého úhlu pohledu vypadá dobře, ale může to bejt také něčí fantazie a naprostej fake. Přeci jen by to bylo sakra velké sousto a u Ryzenu AMD zatim vyvinulo jen dvě die ala maximální šetření a najednou by vytasili tohle?

[yuri.cs]

Sorry, editnul jsem jen ten prvni post. Je to jen neci fantazie - https://twitter.com/chiakokhua/status/1 ... 2429705216.

[Dolan]

K tomu MCM, neviem či to už niekto spomínal ale tam by bol ešte ďalší problém.

Každé high-speed io vyvádzané z kremíku potrebuje transceiver a v tom 8+1 riešení by ich bolo proste príliš. Z časti by to mohli medikovať silikónovým interposerom (1000 mm2+) ale to by tiež nebolo najšťastnejšie.

Inak nedávno tu myslím boli testy ukazujúce koľko asi spotrebuje EPYC na die to die komunikáciu. S off-die uncore by to bolo minimálne 3x viac len energiou na prenos po sériových linkách.

Kapitolou samou o sebe by bol ten riadiaci čip. Také čipy (high speed switche) sú povedzme dosť zaujímavé a v týchto aplikáciách skôr rarita. Čo viem ja tak sa používajú len v extrémne drahých aplikáciách (Nvidia ich má v systémoch s nvlinom) a v enterprise.

Ďalšia vec je centralizácia a to že by to malo zabezpečiť nejakú koherenciu. To je krajne nerealistické. Aj to IBM má rozširovacých čipov viac (z14 ich má až 64 ak sa nemýlim) pretože zabezpečiť koherenciu pri vyššom počte listov (a ROME má mať veľa jadier) chce obrovský výkon. No a na konci, aj keď také systémy majú veľké kapacity, obrovské priepustnosti a povedzme nejaké RAS, posledná vec ktorá sa od nich dá očakávať je nižšia latencia.

Inak som zvedavý ako to dopadne, ale zdá sa mi že sa tu príliš často spomínajú výhody a niektoré nevýhody sa úplne opomínajú. Osobne si myslím že v porovnaní s týmto by bol výhodnejší monolit. N7 má extrémnu densitu, možno by sa to vošlo do tých 400-500mm2.